制造用于闪存半导体器件的隔离结构的方法技术

一种用于制造嵌入闪存器件的集成电路器件如闪存器件的方法。提供半导体衬底，形成覆盖在存储单元区域上具有第一厚度的第一电介质层和覆盖在外周区域上具有第二厚度的第二电介质层。形成覆盖第一电介质层的衬垫氧化物层，并形成覆盖衬垫氧化物层的氮化物层。图案化氮化物层以暴露外周区域中的第一沟槽区域，并暴露存储单元区域中的第二沟槽区域，同时保持第一电介质层的一部分。在第一沟槽区域中形成具有第一深度的第一沟槽结构，同时第一电介质层的部分保护第二沟槽区域。去除部分第一电介质层以暴露第二沟槽区域。使第一沟槽区域和第二沟槽区域经受蚀刻过程以从第一深度至第二深度继续形成第一沟槽结构，并在第二沟槽区域内形成具有第三深度的第二沟槽结构。第三深度小于第二深度。

【技术实现步骤摘要】

本专利技术一般地涉及集成电路以及制造半导体器件的集成电路加工方法。更具体地，本专利技术提供了一种制造用于存储器器件的隔离结构的方法和结构。本专利技术仅仅以示例的方式被应用于闪存器件的制造。但是应当认识到，本专利技术具有更广阔的应用范围。
技术介绍
集成电路已经从单个硅晶片上制备的少数互连器件发展成为数以百万计的器件。传统集成电路提供的性能和复杂度远远超出了最初的预想。为了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数目)方面获得进步，最小器件的特征尺寸(又被称为器件“几何图形”)伴随每一代集成电路的发展而变得更小。日益增加的电路密度不仅改进了集成电路的复杂度和性能，而且还为消费者提供了较低成本的部件。集成电路或芯片制造设备可能价值数亿，或者甚至几千亿美元。每台制造设备具有一定的晶片生产量，并且每个晶片上具有一定数量的集成电路。因此，通过使集成电路的单个器件变小，可以在每个晶片上制造更多的器件，因此增大了制造设备的输出。使器件变小是非常具有挑战性的，因为用在集成制造中的每个工艺具有极限。就是说，给定的工艺典型地只能降低到一定的特征尺寸，并且之后需要改变工艺或者器件布局。本文档来自技高网...

【技术保护点】
一种用于制造集成电路器件的方法，所述方法包括：提供半导体衬底，所述半导体衬底具有外周区域和存储单元区域；形成覆盖在所述存储单元区域上具有第一厚度的第一电介质层和覆盖在所述外周区域上具有第二厚度的第二电介质层；形成覆盖 所述第一电介质层的氧化物衬垫层；形成覆盖所述氧化物衬垫层的氮化物层；图案化至少所述氮化物层以暴露所述外周区域中的第一沟槽区域，并暴露所述存储单元区域中的第二沟槽区域，同时保留所述存储单元区域中具有所述第一厚度的所述第一电介质 层的一部分；在所述第一沟槽区域中形成具有第一深度的第一沟槽结构，同时所述存储单元...

【技术特征摘要】
1.一种用于制造集成电路器件的方法，所述方法包括提供半导体衬底，所述半导体衬底具有外周区域和存储单元区域；形成覆盖在所述存储单元区域上具有第一厚度的第一电介质层和覆盖在所述外周区域上具有第二厚度的第二电介质层；形成覆盖所述第一电介质层的氧化物衬垫层；形成覆盖所述氧化物衬垫层的氮化物层；图案化至少所述氮化物层以暴露所述外周区域中的第一沟槽区域，并暴露所述存储单元区域中的第二沟槽区域，同时保留所述存储单元区域中具有所述第一厚度的所述第一电介质层的一部分；在所述第一沟槽区域中形成具有第一深度的第一沟槽结构，同时所述存储单元区域中具有所述第一厚度的所述第一电介质层的部分保护所述第二沟槽区域；去除部分所述第一电介质层以暴露所述第二沟槽区域；使包括所述第一沟槽结构的所述第一沟槽区域和所述第二沟槽区域经受蚀刻过程以从所述第一深度至所述第二深度继续形成所述第一沟槽结构，并在所述第二沟槽区域内形成具有第三深度的第二沟槽结构；其中所述第三深度小于所述第二深度。2.如权利要求1所述的方法，其中所述第一厚度通过形成覆盖所述存储单元区域的初始衬垫层形成，氧化所述初始衬垫层以增加所述初始衬垫层的厚度。3.如权利要求1所述的方法，还包括去除在所述外周区...

【专利技术属性】
技术研发人员：金达，唐树澍，杨左娅，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]