集成电路芯片结构制造技术

一种集成电路芯片结构，其特征在于：在芯片周围的划片槽中设置金属天线。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及集成电路制造技术，特别是涉及一种可降低等离子损害的集成电路芯片结构。
技术介绍
等离子体技术现在广泛应用于诸多专业领域，尤其在半导体集成电路(IC)制造中发挥着不可替代的作用。例如，将离子加速到数百电子伏以上后，轰击固体靶材，使得靶材原子脱离表面，这种现象被称为溅射(Sputtering)，溅射出来的粒子在基板上沉积成薄膜，这种溅射工艺现在广泛应用于IC制造中的金属薄膜的沉积。在等离子体中，高能量的电子将气体分子键打断，产生大量的活性基团。这些活性基团不断吸附在基板表面，发生表面化学反应最终在基板表面生长出一层具有新化学结构的薄膜，这就是广泛应用于IC制造的等离子体增强化学气相淀积(Plasma Enhanced ChemicalVapor Deposition，PECVD)工艺。等离子体中的活性基团直接与基板表面的原子(分子)发生化学反应、生成挥发性气体不断从表面逸出，基板表面会逐渐被刻蚀，同时等离子体中离子的轰击作会促进定向刻蚀反应发生。这种刻蚀方法称为反应离子刻蚀(Reactive Ion Etching，RIE)，RIE已经成为IC制造中微细加工必不可少的工艺技术。目前，利用了等离子体技术的“Sputtering”“PECVD”“DryEtch”等工艺广泛应用于IC制造。但是由于等离子体自身的特性(等离子体中存在大量活性的、处于激发态的基团)，这些工艺也会给硅晶片带来等离子损害(Plasma Damage)。例如可使MOS晶体管的栅氧击穿，MOS晶体管的特性参数发生漂移等。随着ULSI时代的到来，等离子损害越来越成为IC优良品率的“杀手”，是IC制造中不可回避的问题。当前IC生产中降低等离子损害的方法主要有以下几种第一，优化等离子体工艺菜单。由于半导体生产的大规模性，机台数量多，型号各异，不同机台之间的差异对于等离子体的状态影响很大，这就造成优化的工艺菜单可移植性差，随着进入ULSI时代，这种方法的效果变得越来越有限。第二，对受到等离子损害的硅晶片进行N2-H2气氛下的热退火(Annealing)，恢复硅晶片中的损伤。退火过程中氢原子进入硅晶片对IC可靠性的影响不容忽视，在对于可靠性要求愈发严格的今天，通过退火降低等离子损害的方法是不可取的。第三，对受到等离子损害的硅晶片进行紫外光(UV)照射，利用高能光子恢复硅晶片中的损伤。对于损伤严重的晶片，这种方法效果非常有限，同时也很难保证在照射过程不引入新的缺陷。第四，电路设计时，在需要保护的器件处加入保护电路，这种方法虽然能够降低等离子损害，但是保护电路占用了有效芯片面积，减小了芯片的器件密度，此外，保护电路的存在增加了电路复杂度(可能会导致漏电流的增大)，因此在集成度大、对漏电流严格控制的产品中这种方法很少采用。总之，现有的降低等离子损害的方法都存在着各自的不足，效果也非常有限。
技术实现思路
本专利技术解决的技术问题是提供一种集成电路芯片结构，可减小由于等离子体不均匀带来的硅晶片表面的电势不均匀，使硅晶片衬底的电势得以调整，有效降低半导体器件后道制程中等离子损害发生的几率。为解决上述技术问题，本专利技术集成电路芯片结构，在芯片周围的划片槽中设置金属天线。所述芯片周围划片槽中的金属天线为多层，通过接触孔插塞与硅晶片衬底实现电连接。由于采用上述结构，在每个金属层(Metal layer)中，均在芯片周围的划片槽中放置相应的金属天线，金属天线的存在改变了硅晶片表面以及衬底的局部电势分布，从而达到降低半导体器件后道制程中等离子损害的目的。附图说明图1为不均匀等离子体示意图；图2为不均匀等离子体与硅晶片相互作用示意图；图3是本专利技术二个矩形排列并呈条带状的金属天线在芯片周围划片槽中位置示意图；图4是本专利技术呈条带状的金属天线在芯片周围划片槽中位置示意图；图5是本专利技术金属天线对于硅晶片电势影响示意图；图6本专利技术芯片周围划片槽中设置两层金属天线的局部俯视、断面示意图。具体实施例方式等离子体不均匀是造成等离子损害的根本原因之一。如图1所示，等离子体总体上对外显示电中性，但在局部则可能存在电子流Ie-与离子流Iion+的不平衡，从而造成硅晶片表面电势分布的不平衡。如图2所示，MOS晶体管1栅极电势为VG1，MOS晶体管2栅极电势为VG2。当|VG2-VG1|大到一定程度时，MOS晶体管的栅氧就会被击穿，或者在栅氧中产生缺陷，即发生等离子损害。以往降低等离子损害的方法着眼于提高等离子体的均匀性，但无论如何，等离子体局部的不均匀无法完全消除，另外一种思路是，对于受到等离子损害的硅晶片进行退火或者UV照射，试图减小等离子损害对于器件特性的影响，这类方法不但效果有限，而且对于芯片可靠性的影响不容忽视。而采用增加保护电路的方法，由于占用芯片有效面积、增加电路复杂性，其应用受到很大限制。如图3～6所示，本专利技术的集成电路芯片结构是在每个金属层(Metal layer)中，均在芯片10周围的划片槽中设置相应的金属天线1。金属天线1的存在改变了硅晶片表面以及衬底的局部电势分布(参看图5)，从而达到降低半导体器件后道制程中等离子损害的目的，大量实验结果证明了本专利技术的有效性。所述芯片10周围划片槽中的各层金属天线1为多层，并通过接触孔插塞4与硅晶片衬底实现电连接。图3～6中的1为金属天线、2为顶层金属、3为第一层金属、4为接触孔插塞、5为钝化层、6为第一层间膜、7为第二层间膜、8为场氧、9为晶体管部分、10为芯片、11为划片槽间距、12为N+/P+注入区。所述划片槽中的各层金属天线1为一条并呈条带状，位于划片槽中心的芯片一边侧或另一边侧，所述条带状金属天线1的宽度为划片槽的1/6～1/20。或者划片槽中的各层金属天线1为二条并呈条带状，～位于划片槽中心的两边芯片10侧，所述二条条带状金属图形的宽度之和为划片槽的1/6～1/20。所述各多层金属天线1也可为二个矩形排列并呈条带状，位于划片槽中心的两边芯片10侧。所述矩形的宽度之和为划片槽宽度的1/4～1/10，所述矩形的宽长比为0.1～1，所述矩形的间距与矩形宽度之比为0.2～2，如图4所示。或者各层金属天线1也可为一个矩形排列并呈条带状，位于划片槽中心的一边侧或另一边侧，所述矩形的宽度为划片槽宽度的1/6～1/20，所述矩形的宽长比为0.1～1，所述矩形的间距与矩形宽度之比为0.2～2。此外，所述划片槽中的各层金属天线1的长度可等于芯片长度，或者各层金属天线1围绕芯片10构成一环状金属天线1。如图2、图5所示，芯片10周围划片槽中金属天线1的存在，分担了等离子体在硅晶片表面积聚的电荷，从而有效降低了MOS晶体管栅极的电势|VG1*|＜|VG1|、|VG2*|＜|VG2|，另一方面，金属天线1的存在调整了硅晶片衬底的电势(Vm1，Vm2)，最终使得栅氧所承受的电势差大大降低|VG1-VG1*|＜|VG1|、|VG2-VG2*|＜|VG2|，从而减小了等离子损害。本专利技术结构方便简单，效果明显。由于金属天线1设置在芯片10周围的划片槽中，不占用芯片10的有效面积，因此不会影响芯片10的器件密度。从设计的角度，由于划片槽中金属天线1的形式固定，只需将设计好的金属天线1嵌入到正式产品的版图(Metal LayerLayout)中，因本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路芯片结构，其特征在于在芯片周围的划片槽中设置金属天线。2.根据权利要求1所述的集成电路芯片结构，其特征在于所述芯片周围划片槽中的金属天线为多层，通过接触孔插塞与硅晶片衬底实现电连接。3.根据权利要求1或2所述的集成电路芯片结构，其特征在于所述划片槽中的各层金属天线为一条并呈条带状，位于划片槽中心的芯片一边侧或另一边侧，所述条带状金属天线的宽度为划片槽的1/6～1/20。4.根据权利要求3所述的集成电路芯片结构，其特征在于所述划片槽中的各层金属天线的长度等于芯片长度，或者各层金属天线围绕芯片构成一环状。5.根据权利要求1或2所述的集成电路芯片结构，，其特征在于所述划片槽中的各层金属天线为二条并呈条带状，位于划片槽中心的两边芯片侧，所述二条条带状金属天线的宽度之和为划片槽的1/6～1/20。6.根据权利要求5所述的集成电路芯片结构，其特征在于所述划片槽中的各层金属天线的长度等于芯片长度，或者各层金属天线...

【专利技术属性】
技术研发人员：胡晓龙，施文广，沈今楷，唐迪兰，李健文，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：