制造层顺序方法及制造集成电路方法技术

本发明专利技术涉及制造层顺序方法及制造集成电路方法。本发明专利技术提供了一种用于制造层顺序的方法，所述层顺序具有一第一与第二侧向限制结构，所述方法的步骤包含提供一第一层于一基质的一第一表面部分上，以一第一型传导性的掺质掺杂所述第一层，提供一第二层于所述基质的一第二表面部分上，所述第二层无所述第一型传导性的掺质，形成一第三层于所述第一层上，所述第三层无所述第一型传导性的掺质，形成一第四层于所述第二层上，以所述第一型传导性的掺质掺杂所述第四层。蚀刻所述第一层与所述第三层，因而将所述第一层与第三层图案化，以形成所述第一侧向限制结构。蚀刻所述第二层与所述第四层，因而将所述第二层与第四层图案化，以形成所述第二侧向限制结构。

【技术实现步骤摘要】

本专利技术是关于一种制造层顺序的方法以及一种制造集成电路的方法。
技术介绍
关于90奈米技术微影蚀刻，逻辑装置栅极图案化的一大问题在于n-MOS与p-MOS晶体管的CD差别。CD即为关键尺寸，是代表最小几何特征的尺寸(例如栅极堆的宽度)，其是由一已知的技术在半导体制造过程中所制造而成。当一方面在n-MOS晶体管上形成一栅极堆，而另一方面在p-MOS晶体管上形成栅极堆时，CMOS架构的两装置间的栅极宽度通常是不同的，这是由于以下所描述的原因。相较于未掺杂的硅与n-掺杂的硅，在卤素放电中，硅的化学蚀刻会受到电性活化掺质的形式与浓度影响。P型掺质(例如硼)稍微抑制硅蚀刻速度(以因子为2)，然而高浓度的n型掺质(例如砷或是磷)则是以因子1.5至2促进蚀刻。N型掺杂形成Fermi阶级，且因而降低电荷转移至化学吸附氯的能量障蔽。可被用以蚀刻n-MOS或是p-MOS晶体管的氯及/或溴原子，是共价键结于未掺杂的硅表面的特定位置。由于n型位置以及所促进的电子转移，更多离子性的硅-卤素表面键结的形成，开启额外的化学吸附位置，且促使蚀刻物质渗透至基质晶格的表面，其可撞击氯原子更快化学吸附、渗透晶格以及本文档来自技高网...

【技术保护点】
一种用于制造层顺序的方法，所述层顺序具有一第一与一第二侧向限制结构，所述方法包含以下步骤：提供一第一层于一基质的一第一表面部分上，以一第一型传导性的掺质掺杂所述第一层；提供一第二层于所述基质的一第二表面部分上，所述第二层无所 述第一型传导性的掺质；形成一第三层于所述第一层上，所述第三层无所述第一型传导性的掺质；形成一第四层于所述第二层上，以所述第一型传导性的掺质掺杂所述第四层；蚀刻所述第一层与所述第三层，因而将所述第一层与第三层图案化，以 形成所述第一侧向限制结构；以及蚀刻所述第二层与所述第四层，因而将所述第二层与第四...

【技术特征摘要】
US 2004-1-2 10/7512571.一种用于制造层顺序的方法，所述层顺序具有一第一与一第二侧向限制结构，所述方法包含以下步骤提供一第一层于一基质的一第一表面部分上，以一第一型传导性的掺质掺杂所述第一层；提供一第二层于所述基质的一第二表面部分上，所述第二层无所述第一型传导性的掺质；形成一第三层于所述第一层上，所述第三层无所述第一型传导性的掺质；形成一第四层于所述第二层上，以所述第一型传导性的掺质掺杂所述第四层；蚀刻所述第一层与所述第三层，因而将所述第一层与第三层图案化，以形成所述第一侧向限制结构；以及蚀刻所述第二层与所述第四层，因而将所述第二层与第四层图案化，以形成所述第二侧向限制结构。2.如权利要求1的制造层顺序的方法，其中是以一第二型传导性的掺质掺杂所述第二层与所述第三层，其中所述第二型传导性的掺质是不同于所述第一型传导性的掺质。3.如权利要求2的制造层顺序的方法，其中所述第一型传导性与所述第二型传导性，其一是n型传导性，另一是p型传导性。4.如上述权利要求项中任一项的制造层顺序的方法，其中进行图案化，因此所述第一侧向限制结构的宽度通常等于所述第二侧向限制结构的宽度。5.如权利要求4的制造层顺序的方法，其中所述图案化包含蚀刻与微影制程。6.如权利要求5的制造层顺序的方法，其中是以蚀刻气体进行所述蚀刻。7.如权利要求6的制造层顺序的方法，其中所述蚀刻是电浆蚀刻。8.如权利要求1的制造层顺序的方法，其中提供一硅基质作为所述基质。9.如权利要求1的制造层顺序的方法，其中在所述第一层与所述第三层之间，形成一中间层，当蚀刻所述第三层时，所述中间层是作为一蚀刻停止层，以及当蚀刻所述第一层时，所述中间层是作为一罩幕。10.如权利要求1的制造层顺序的方法，其中在所述第二层与所述第四层之间，形成所述中间层，当蚀刻所述第四层时，所述中间层是作为一蚀刻停止层，以及当蚀刻所述第二层时，所述中间层是...

【专利技术属性】
技术研发人员：OS权，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]