存储器及其制造方法技术

本发明专利技术提供一种可减小存储器单元尺寸的存储器。该存储器具备第一导电类型的第一杂质区域，形成于半导体基板的主表面的存储器单元阵列区域中，用作包含于存储器单元中的二极管的一个电极；和多个第二导电类型的第二杂质区域，隔着规定间隔，形成于第一杂质区域的表面，用作二极管的另一电极。

【技术实现步骤摘要】

本专利技术涉及一种，尤其是涉及掩膜ROM等的。
技术介绍
以前，作为存储器的一例，已知有掩膜ROM。这种掩膜ROM例如被公开在特开平5-275656号公报中。图31是示出以前基于接触方式的掩膜ROM的结构的平面布局图。图32是图31所示的以前基于接触方式的掩膜ROM沿500-500线的截面图。参照图31和图32，在以前基于接触方式的掩膜ROM中，在基板101的上面隔着规定间隔形成多个扩散杂质的杂质区域102。另外，在对应于相邻的两个杂质区域102之间的基板101的上面，经绝缘膜103形成用作栅极电极的字线104。由该字线104、栅极绝缘膜103与对应的两个杂质区域102形成一个晶体管105。另外，形成第一层夹层绝缘膜106，以覆盖基板101的上面和字线104。在该第一层的夹层绝缘膜106中，对应于各杂质区域102地形成接触孔107，同时，在该接触孔107内连接各杂质区域102地埋入第一层插件(plug)108。另外，在第一层夹层绝缘膜106上，连接插件108地设置源极线(GND线)109与连接层110。另外，对每个存储器单元111设置一个晶体管105。另外，在第一层夹层绝缘膜10本文档来自技高网...

【技术保护点】
一种存储器，具备第一导电类型的第一杂质区域，形成于半导体基板的主表面的存储器单元阵列区域中，用作包含于存储器单元中的二极管的一个电极；和多个第二导电类型的第二杂质区域，隔着规定间隔形成于所述第一杂质区域的表面，用作所述二极管 的另一电极。

【技术特征摘要】
JP 2004-3-17 2004-75768;JP 2004-6-9 2004-1707491.一种存储器，具备第一导电类型的第一杂质区域，形成于半导体基板的主表面的存储器单元阵列区域中，用作包含于存储器单元中的二极管的一个电极；和多个第二导电类型的第二杂质区域，隔着规定间隔形成于所述第一杂质区域的表面，用作所述二极管的另一电极。2.根据权利要求1所述的存储器，其特征在于还具备夹层绝缘膜，形成于所述第一杂质区域上，同时，包含设置在对应于所述第二杂质区域的区域中的开口部；和经所述开口部连接于所述第二杂质区域的布线，所述开口部在形成所述第二杂质区域时向所述第一杂质区域中导入第二导电类型的杂质时使用。3.根据权利要求1所述的存储器，其特征在于还具备具有一对源极/漏极区域的选择晶体管，对多个所述存储器单元设置一个该选择晶体管，所述第一杂质区域不仅用作所述二极管的一个电极，还用作所述选择晶体管的源极/漏极区域之一。4.根据权利要求3所述的存储器，其特征在于按对应于所述选择晶体管的区域来分割所述第一杂质区域。5.根据权利要求3所述的存储器，其特征在于所述选择晶体管的源极/漏极区域的另一方至少包含第三杂质区域，所述第一杂质区域至少包含具有与所述第三杂质区域的杂质浓度实质相同的杂质浓度的第四杂质区域。6.根据权利要求5所述的存储器，其特征在于所述第一杂质区域还包含比所述第四杂质区域更深注入的第五杂质区域，进一步具备晶体管，该晶体管形成于所述半导体基板的主表面的外围电路区域中，包含具有与所述第四杂质区域和第五杂质区域之一实质相同的杂质浓度的第六杂质区域的一对源极/漏极区域。7.根据权利要求3所述的存储器，其特征在于还具备沿所述第一杂质区域设置在所述存储器单元阵列区域中的字线，所述选择晶体管包含第一选择晶体管和第二选择晶体管，所述第一选择晶体管的第一栅极电极与所述第二选择晶体管的第二栅极电极在与所述字线一体设置的同时，在形成所述第一选择晶体管和所述第二选择晶体管的区域中，相对所述第一杂质区域的延伸方向倾斜交叉地配置。8.根据权利要求7所述的存储器，其特征在于按对应于所述第一选择晶体管和所述第二选择晶体管的区域来分割所述第一杂质区域。9.根据权利要求8所述的存储器，其特征在于分别沿分割后的所述第一杂质区域设置的相邻的两个所述字线经所述第一栅极电极与所述第二栅极电极连接。10.根据权利要求7所述的存储器，其特征在于所述第一选择晶体管与所述第二选择晶体管共有所述源极/漏极区域的另一方。11.根据权利要求1所述的存储器，其特征在于...

【专利技术属性】
技术研发人员：山田光一，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[日本]