半导体器件制造技术

抑制半导体器件尺寸的增大和降低噪声。一种半导体器件包含：基片（５），在由印刷电路板制成的基片芯层（７）两侧分别提供有表层（９，１１）；半导体元件（１）装在基片（５）上。半导体元件（１）用连接件（３）与表层之一（９）连接，在另一个表层（１１）上排列有外引线端（５５）。芯层（７）中制作有通孔（４１，４３，４５，７５，７７），使半导体元件（１）与外引线端（５５）电连接。通孔（４１，４３，４５，７５，７７）包括按照外部通孔阵列（５５）布置的阵列式通孔（４１，４３，４５），一个或多个附加通孔（７５，７７）制作在阵列式通孔（４１，４３，４５）之间。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及到半导体器件。
技术介绍
网格焊球阵列半导体器件(此后称为BGA半导体器件)、网格插针阵列半导体器件(此后称为PGA半导体器件)、网格焊台阵列半导体器件(此后称为LGA半导体器件)、芯片尺寸封装半导体器件(此后称为CSP半导体器件)等，其中的引线端都制作为网格形式，由于这种形式可增加信号线的数目，再加上其他原因，故得到了广泛的应用。在这些半导体器件中，为降低电噪声，除了与地层电连接的第一接地通孔外，已建议提供多个第二接地通孔，该通孔与其背面预定位置提供的接地图形中的地层电连接，如JP-A-7-153869中所述的半导体器件那样。例如，在JP-A-7-153869所述的半导体器件中，可将有电流有效流过的接地层的面积扩大来抑制噪声的发生。然而，在这些半导体器件中，接地图形设在每个电极周围，与地层电连接的第二接地通孔制作在接地图形中，因此半导体器件就会因提供的接地图形量而变大。当半导体器件变大时就出现一些问题半导体器件成本增高，安装面积增大，因而增加了装有这种半导体器件的电子装置的成本。
技术实现思路
本专利技术的目标是防止半导体器件尺寸变大，并减少噪声的发生。本专利技术用以下方法来达到上述目标。本专利技术提供了一种半导体器件，包括基片，其表层在印刷电路板制成的芯层两侧，半导体芯片就装在基片上，其中半导体芯片由连接件与表层之一相连，多个外引线端排列在另一表层上，在芯层中制作有将半导体芯片与多个外引线端电连接的多个通孔，多个通孔包括排列得与多个外引线端的排列对应的多个阵列通孔，在多个阵列通孔之间还制作有一个或多个附加通孔。在这种方式中，除了与外引线端的排列对应的阵列通孔外，自身的外引线端，亦即，不与外引线端对应的附加通孔制作在基片芯层中的阵列通孔之间。因此，附加通孔可制作得靠近阵列通孔，因而减小了电感。而且，附加通孔不与外引线端对应，因此，与外引线端或通孔图形制作在基片表面上的情形相比，就可减少半导体芯片的外引线端数目并减小其尺寸。结果，就能避免将半导体器件尺寸变大，并减小电感，因而减少半导体器件中噪声的产生。而且，在本专利技术的半导体器件中，多个外引线端包括外信号端、外电源端以及外接地端，多个通孔可包括信号通孔，将外信号端与半导体芯片电连接；电源通孔，将外部电源端与半导体芯片电连接；接地通孔，将外部地端与半导体芯片电连接；以及附加通孔，将外电源端与半导体芯片或外接地端与半导体芯片电连接。对于这种情形，通孔的数目可比外引线端的数目多出附加通孔的数目。这样就提供了多个通孔，包括信号通孔，将外信号端与半导体芯片电连接；电源通孔，将外电源端与半导体芯片电连接；接地通孔，将外接地端与半导体芯片电连接；以及附加通孔，将外电源端与半导体芯片或外接地端与半导体芯片电连接，通孔的数目比外引线端的数目多出附加通孔的数目。因此可使地或电源的电感降低与附加通孔对应的量，从而减少半导体器件中噪声的产生。而且，也可防止半导体器件因未提供的外引线端而致尺寸增大。而且，在本专利技术的半导体器件中，多个通孔包括多个阵列通孔，排列成与多个外引线端的排列相对应；以及制作在阵列通孔之间的一个或多个附加通孔。所提供的多个通孔的数目比外引线端的数目多出附加通孔的数目。安排的多个通孔包括阵列信号通孔，将外信号端与半导体芯片电连接，并排列得与阵列外信号端相对应；阵列电源通孔，将外电源端与半导体芯片电连接，并排列得与阵列外电源端相对应，以及阵列接地通孔，将外接地端与半导体芯片电连接，并排列得与阵列外接地端相对应。附加通孔可安排在阵列信号通孔间，阵列信号通孔取阵列的形式，并将外电源端与半导体芯片或外接地端与半导体芯片电连接。这样，通孔制作在基片的芯层中，其数目比外引线端的数目多出附加通孔的数目，从而使地和电源的电感降低与附加通孔对应的量。而且，由于附加通孔制作在阵列信号通孔之间，就可使之靠近阵列信号通孔，从而降低地或电源的电感。此外，由于附加通孔本身没有外引线端，与外引线端和图形制作在基片表面上的情形相比，可使半导体器件的尺寸减小。这就无需增大半导体器件以及装有这种半导体器件的电子装置的尺寸，从而抑制了成本的增高。而且，如果外引线端的直径大于通孔，在附加通孔本身没有外引线端时，可制作得比阵列电源通孔和阵列接地通孔具有本身的外引线端时更靠近阵列信号通孔，从而降低地或电源的电感。而且，在本专利技术的半导体器件中，基片可分为多个区域，阵列通孔可制作在这些区域中，附加通孔则制作在有阵列通孔的这些区域之间。这样，基片就被分成多个区域，其间制作有附加通孔。相应地，与接地通孔制作在基片周围的情形相比，附加通孔可制作得更靠近与中间部分的外引线端对应的阵列通孔，这样就降低了电感。而且，没有提供相当于附加通孔的外引线端，从而无需增大半导体器件的尺寸。而且，在本专利技术的半导体器件中，附加通孔可制作得靠近基片的对角线，形如通常的矩形。像这样将基片用对角线分成多个区域，并在这些区域间制作附加通孔，就可制作附加通孔而基本上不改变常规半导体器件中的引线。这些区域不限于沿对角线划分基片所得者，也可划分基片使得其上的引线基本上不变。例如，基片可用两条正交线划分为四个区域，使分成的区域每个都为通常的矩形。而且，如果半导体器件中的阵列通孔包括制作在中间部分的总电源通孔，信号通孔制作在总电源通孔周围，并且电源通孔和接地通孔制作在这些信号通孔之间，则基片就可分为中间的电源通孔区域和外围的信号通孔区域，附加通孔则制作在电源通孔区与信号通孔区之间。然后，信号通孔区可进一步用基片的对角线等分成更小的块，使附加通孔可制作在这些小块之间。对于这种情形，信号通孔区分成的每个小块优选地有基本相同的尺寸和基本相同数目的阵列通孔。此外，信号通孔优选地制作在芯层中，其数目等于或小于电源通孔、接地通孔与附加通孔总数的四倍。例如，如果多个信号通孔制作在芯层中，而接地通孔制作得靠近这些信号通孔，则当电流流过多个信号通孔时，这些多个电流的感生电流则流过接地通孔。电流流过接地通孔不是优选的，因为其电流路径叠加起来，使电感变大。如果信号通孔的数目等于或小于附加通孔、电源通孔和接地通孔总数的四倍，则可减少因电流路径叠加而引起的地或电源电感的增大。从下面对本专利技术实施方式的描述并结合附图，本专利技术的其他目标、特点和优点将变得更为明显。附图说明图1为垂直剖面图，示意地表示根据本专利技术一种实施方式的半导体器件的结构；图2为图1的半导体器件的仰视图；图3为水平剖面图，示意地表示图1的半导体器件的结构；图4为示意的透视图，说明图1的半导体器件的工作；图5为水平剖面图，示意地表示根据本专利技术另一种实施方式的半导体器件的结构。具体实施例方式下面将参照图1-5来描述本专利技术的实施方式。根据此实施方式的一种BGA型半导体器件含有半导体芯片1和用连接件如焊球3与半导体芯片1相连的基片5，如图1所示。半导体芯片1的引线端(未示出)都位于面对基片5的表面上，且这些引线端(未示出)排列成网格的形式。基片5将排列在半导体芯片1上的网格式引线端(未示出)电连接至电子装置的主板等上面来增大引线端的间隔，亦即其间距，基片5包含由印刷电路板制成的芯层7和芯层7两侧的表层9和11，在基片5中可以形成密集的引线。芯层7两侧的表层9和11之一面对半导体芯片1，用作为连接件的焊球3与半导本文档来自技高网...

【技术保护点】
一种半导体器件，包含：由印刷电路板制成的基片，在基片的芯层两侧分别提供有表层；以及安装在所述基片上的半导体芯片，其中所述半导体芯片用连接件与所述表层之一连接，在所述另一个表层上排列有多个外引线端，在所 述芯层中制作有多个通孔，将所述半导体芯片与所述多个外引线端电连接在一起，以及所述多个通孔包括多个与所述多个外引线端的排列对应设置的阵列通孔和在多个阵列通孔之间形成的一个或多个附加通孔。

【技术特征摘要】
JP 2001-5-30 161914/20011.一种半导体器件，包含由印刷电路板制成的基片，在基片的芯层两侧分别提供有表层；以及安装在所述基片上的半导体芯片，其中所述半导体芯片用连接件与所述表层之一连接，在所述另一个表层上排列有多个外引线端，在所述芯层中制作有多个通孔，将所述半导体芯片与所述多个外引线端电连接在一起，以及所述多个通孔包括多个与所述多个外引线端的排列对应设置的阵列通孔和在多个阵列通孔之间形成的一个或多个附加通孔。2.一种半导体器件，包含由印刷电路板制成的基片，在基片的芯层两侧分别提供有表层；以及安装在所述基片上的半导体芯片，其中所述半导体芯片用连接件与所述...

【专利技术属性】
技术研发人员：永田达也，宫本诚司，安藤英子，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]