半导体元件及形成半导体元件的方法技术

本发明专利技术提供一种半导体元件及形成半导体元件的方法，所述半导体元件包含有栅极、间隙壁、缓冲层、源极／漏极区域。栅极包括有栅极电极及栅极介电层，且栅极介电层位于上述栅极电极之下。间隙壁形成栅极电极及栅极介电层的侧壁。缓冲层位于一半导体基底上，上述缓冲层具有一第一位置于栅极介电层及间隙壁之下，并具有一第二位置与间隙壁相邻，其中位于第二位置的缓冲层的上表面较位于第一位置的缓冲层的上表面凹陷。源极／漏极区域大致与间隙壁对齐。缓冲层的晶格常数大于位于其下的基底的晶格常数。上述半导体元件更包括有一半导体覆盖层，位于缓冲层及栅极介电层之间，其中半导体覆盖层的晶格常数小于缓冲层的晶格常数。

【技术实现步骤摘要】

本专利技术是有关于一种半导体，尤其是指具有应力沟道的互补式金属氧化物半导体晶体管(CMOS)元件。
技术介绍
目前的半导体技术仍持续地朝降低超大型集成电路(VeryLarge Scale Integration，VLSI)电路的体积努力。当电路尺寸越小、操作越快时，增加每一元件的驱动电流变成越发重要的课题。元件电流与栅极长度、栅极电容和载流子移动率(mobility)密切相关。缩短多晶硅栅极长度、增加栅极电容和加快载流子移动率都可以增加元件电流。在缩短栅极长度方面，代表的是降低元件的尺寸。增加栅极电容方面，可由降低栅极介电层的厚度、增加栅极介电常数等来达成。而为了改进元件电流，如何增加载流子移动率也已被广泛研究。现有增加载流子移动率的方法之一为形成一个应变沟道(strained channel)。应变力可以增加基体(bulk)电子和空穴的移动力。应变沟道可以增加金属氧化物半导体晶体管(Metal OxideSemiconductor，MOS)元件的效能。这种技术的好处在于不改变栅极长度，亦不会增加额外的电路制程或设计。当硅受到一平面(in-plane)应力，室温下的电子移动率会大大地增加。施加应力的其中一个方法为以渐层改变锗浓度的硅化锗外延为基底(substrate)。将一层硅形成于一松弛的硅化锗层上，该层硅就会受到一应力，再形成金属氧化物半导体晶体管于该层硅上。因为硅化锗的晶格常数大于硅的晶格常数，所以硅层就受到一二维的张力，使得载流子的移动率也因为受到应力而提升。在一个元件中，应力可以来自三种不同的方向平行于金属氧化物半导体晶体管沟道长度的方向、平行于金属氧化物半导体晶体管沟道宽度的方向以及垂直于沟道平面的方向。平行于沟道长度和宽度的应力称为平面应力。据研究结果显示，二维的、平面张力可以增加N型金属氧化物半导体晶体管的效能，而平行于沟道长度方向的压缩应力可以增加P型金属氧化物半导体晶体管的效能。
技术实现思路
有鉴于此，本专利技术主要提出一方法，以对N型金属氧化物半导体晶体管增加张力，而对P型金属氧化物半导体晶体管施加压缩应力，以增加金属氧化物半导体晶体管效能。本专利技术提出一种沟道受到应力的半导体元件，以及一种其制造方法。本专利技术提出一种半导体元件，包括有栅极、间隙壁(spacer)、缓冲层、源极/漏极区域。栅极包括有栅极电极及栅极介电层，且上述栅极介电层位于上述栅极电极之下。间隙壁形成上述栅极电极及上述栅极介电层的侧壁。缓冲层位于一半导体基底上，上述缓冲层具有一第一位置于上述栅极电介电层及上述间隙壁之下，并具有一第二位置与上述间隙壁相邻，其中位于上述第二位置的缓冲层的上表面较位于上述第一位置的缓冲层的上表面凹陷。源极/漏极区域大致与上述间隙壁对齐。缓冲层的晶格常数大于位于其下的基底的晶格常数。上述半导体元件更包括有一半导体覆盖层，位于上述缓冲层及栅极介电层之间，其中半导体覆盖层的晶格常数小于缓冲层的晶格常数。本专利技术所述的半导体元件，位于上述第一位置的缓冲层的厚度约介于2纳米至50纳米之间。本专利技术所述的半导体元件，该半导体元件是为一P型金属氧化物半导体晶体管，且上述凹部的深度约小于50纳米。本专利技术所述的半导体元件，该半导体元件是为一N型金属氧化物半导体晶体管，且上述凹部的深度约介于2纳米至50纳米之间。本专利技术所述的半导体元件，上述缓冲层包括硅、锗、碳或其混和物。本专利技术所述的半导体元件，上述间隙壁延伸至上述栅极介电层以下，延伸的深度约小于30纳米。本专利技术所述的半导体元件，上述半导体覆盖层的成份包括硅及锗，且上述半导体覆盖层的锗浓度小于上述缓冲层的锗浓度。本专利技术所述的半导体元件，所述半导体元件是为一P型金属氧化物半导体晶体管，且上述半导体覆盖层的厚度约介于0.5纳米至20纳米之间。本专利技术所述的半导体元件，所述半导体元件是为一N型金属氧化物半导体晶体管，且上述半导体覆盖层的厚度约介于0.6纳米至25纳米之间，具上述半导体覆盖层的厚度大于一P型金属氧化物半导体晶体管的半导体覆盖层的厚度。本专利技术所述的半导体元件，移除缓冲层的第二位置，使位于上述第二位置的缓冲层下的上述半导体基底的上表面凹陷。本专利技术所述的半导体元件，P型金属氧化物半导体晶体管的半导体覆盖层厚度比N型金属氧化物半导体晶体管的半导体覆盖层厚度要薄。由于晶格常数的差异，使得半导体覆盖层受到一张力，而缓冲层受到一压缩力，这种混和了张力和压缩力结构使得P型金属氧化物半导体晶体管N型金属氧化物半导体晶体管的效能都被提升。本专利技术提供一种半导体元件，所述半导体元件包括一半导体基底；一栅极结构，包括一栅极电极及一栅极介电层，且上述栅极电极位于上述栅极介电层之上，上述栅极介电层位于上述半导体基底之上；一间隙壁，形成于上述栅极结构的侧壁；以及一缓冲层，上述缓冲层位于上述半导体基底与上述栅极结构及上述间隙壁之间，且上述缓冲层具有一凹陷的上表面，大致不被上述栅极结构覆盖，并构成一凹部，大致与上述间隙壁的外缘对齐，且上述缓冲层的晶格常数大于上述半导体基底的晶格常数。本专利技术所述的半导体元件，上述凹部延伸至上述半导体基底。本专利技术所述的半导体元件，更包括一半导体覆盖层，介于上述缓冲层及上述栅极结构之间，且上述凹部延伸至上述半导体覆盖层。本专利技术另提出一种形成一半导体元件的方法，包括形成一缓冲层于一基底上，其中上述缓冲层的晶格常数与上述基底的晶格常数不同；形成一栅极介电层于上述缓冲层之上；形成一栅极电极于上述栅极介电层上，分别图案化出上述栅极介电层及栅极电极层；形成一间隙壁于栅极的侧壁，使不位在栅极及间隙壁下的缓冲层凹陷；以及形成源极/漏极区域，大致与上述间隙壁对齐。上述的半导体元件可为一凹陷深度不超过50纳米的P型金属氧化物半导体晶体管；或可为一凹陷深度介于2纳米到50纳米之间的N型金属氧化物半导体晶体管。凹部可以延伸至半导体基底处，在较佳实施例中，凹陷深度不超过栅极介电层以下30纳米处。上述方法更包括形成一半导体覆盖层，上述半导体覆盖层的晶格常数小于缓冲层的晶格常数，且上述半导体覆盖层位于缓冲层及栅极介电层之间。若上述半导体元件为一P型金属氧化物半导体晶体管，则半导体覆盖层的厚度约介于0.5纳米到20纳米之间。若上述半导体元件为一N型金属氧化物半导体晶体管，则半导体覆盖层的厚度约介于0.6纳米到25纳米之间。在较佳实施例中，P型金属氧化物半导体晶体管的半导体覆盖层厚度小于N型金属氧化物半导体晶体管的半导体覆盖层厚度。本专利技术所述，是对N型金属氧化物半导体晶体管增加张力，而对P型金属氧化物半导体晶体管施加压缩应力，以增加金属氧化物半导体晶体管效能。附图说明图1至图5D为依据本专利技术的较佳实施例显示在制造一半导体元件的中间过程的剖面图；图6A至图6B为N型和P型金属氧化物半导体晶体管的沟道示意图；图7为关闭状态(off-state)下漏电流对工作电流(drivecurrent)的关系图。具体实施例方式为使本专利技术的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下图1至图5D为依据本专利技术的较佳实施例显示在一制造半导体元件的中间过程的剖面图。在不同图示中，相同的数字代表相同的元件。图1显示3层依序堆叠的2、4及6层。基底2多为半导体材料，一般采用一硅本文档来自技高网...

【技术保护点】
一种半导体元件，其特征在于，所述半导体元件包括：一栅极，包括一栅极电极及一栅极介电层，上述栅极介电层位于上述栅极电极之下；一间隙壁，形成于上述栅极电极及上述栅极介电层的侧壁；以及一缓冲层，位于一半导体基底上，上述缓冲 层具有一第一位置于上述栅极介电层及上述间隙壁之下，并具有一第二位置与上述间隙壁相邻，其中位于上述第二位置的缓冲层的上表面较位于上述第一位置的缓冲层的上表面凹陷，并构成一凹部；一源极／漏极区域，大致与上述间隙壁对齐。

【技术特征摘要】
US 2005-1-21 60/645,649;US 2005-4-27 11/115,4841.一种半导体元件，其特征在于，所述半导体元件包括一栅极，包括一栅极电极及一栅极介电层，上述栅极介电层位于上述栅极电极之下；一间隙壁，形成于上述栅极电极及上述栅极介电层的侧壁；以及一缓冲层，位于一半导体基底上，上述缓冲层具有一第一位置于上述栅极介电层及上述间隙壁之下，并具有一第二位置与上述间隙壁相邻，其中位于上述第二位置的缓冲层的上表面较位于上述第一位置的缓冲层的上表面凹陷，并构成一凹部；一源极/漏极区域，大致与上述间隙壁对齐。2.根据权利要求1所述的半导体元件，其特征在于，上述缓冲层的晶格常数大于上述半导体基底的晶格常数。3.根据权利要求1所述的半导体元件，其特征在于，位于上述第一位置的缓冲层的厚度介于2纳米至50纳米之间。4.根据权利要求1所述的半导体元件，其特征在于，该半导体元件是为一P型金属氧化物半导体晶体管，且上述凹部的深度小于50纳米。5.如根据权利要求1所述的半导体元件，其特征在于，该半导体元件是为一N型金属氧化物半导体晶体管，且上述凹部的深度介于2纳米至50纳米之间。6.根据权利要求1所述的半导体元件，其特征在于，上述缓冲层包括硅、锗、碳或其混和物。7.根据权利要求1所述的半导体元件，其特征在于，上述间隙壁延伸至上述栅极介电层以下，延伸的深度小于30纳米。8.根据权利要求1所述的半导体元件，其特征在于，更包括一半导体覆盖层，介于上述第一位置的缓冲层与上述栅极介电层之间，且上述半导体覆盖层的晶格常数小于上述缓冲层的晶格常数。9.根据权利要求8所述的半导体元件，其特征在于，上述半导体覆盖层的成份包括硅及锗，且上...

【专利技术属性】
技术研发人员：王志豪，陈尚志，蔡庆威，王大维，蔡邦彦，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]