半导体器件及其制造方法技术

提供了一种具有如下结构的半导体器件；在距ｎ型或ｐ型的半导体衬底表面的一定深度设置高阻抗ｐ型半导体阱区；多个沟槽从阱区表面延伸到某一深度；栅绝缘膜形成在其上形成了沟槽的凹／凸部分表面上；栅电极嵌入在沟槽内。该半导体器件包括：栅电极膜，其设置在与嵌入凹凸部分区域中的沟槽中的栅电极相接触的衬底表面上，除了沟槽两端附近的部分之外；以及为两个低阻抗ｎ型半导体层的源区和漏区，它们位于除了栅电极膜下部的阱区中，位置比阱区深度浅。

【技术实现步骤摘要】

本专利技术涉及一种需要具有高驱动性能的半导体器件。
技术介绍
精细加工技术逐年来充分的应用使得能够在不降低性能的情况下制造小半导体器件。这一趋势也适用于具有高驱动性能的半导体元件。在精细加工技术的最佳应用下，已经实现了每单位面积元件的开态电阻的降低。然而，还有一个事实，由元件的小型化导致的耐压降低，阻碍了驱动性能的进一步提高。为了解决小型化和耐压之间的平衡已提出了具有不同结构的元件。沟槽栅MOS晶体管是具有高耐压和高驱动性能的功率MOSFET的例子，其成为了现在的主流。在具有高耐压和高驱动性能的DMOS晶体管中，沟槽栅MOS晶体管具有最高的集成封装密度。然而，沟槽栅MOS晶体管具有纵向的MOS结构，其中电流在衬底的深度方向流动。晶体管作为元件自身具有极好的性能，但是当与其它IC元件一起集成在芯片上的时候，存在缺点。当考虑到与其它IC一起装配在芯片上的时候，不能忽略传统的横向MOS结构。已提议了横向沟槽栅晶体管作为能够在不降低耐压的情况下降低每单位面积的开态电阻的方法。在这种晶体管中，栅极部分具有包含凸起部分和凹陷部分的结构，以获得更大的栅极宽度(例如，参见JP3405681B)。图4A到4D是该传统技术的概念图。此处，图4A是平面图，图4B是沿图4A中4B-4B’线的截面图，图4C是沿图4A中4C-4C’线的截面图，以及图4D是沿图4A中4D-4D’线的截面图。此处，为便于观察图4A，透明地示出了沟槽外的栅电极003和栅绝缘膜004。粗线表示栅电极003的边缘。这一技术揭示了，在栅极部分003含有沟槽结构的情况下，横向MOS晶体管每单位面积栅极宽度的扩展，以及导致的其开态电阻的降低。然而，上述技术有两个问题。(1)将说明第一个问题。图5是仅仅去掉图4A到4D中的源区001或漏区002得到的鸟瞰图。此处，栅氧化膜004和栅电极003没有示出。在图5中，以阴影表示与沟槽壁相接触的源区001或漏区002的表面，是与沟道部分接触的部分020。与沟道部分接触的部分020存在于与沟槽壁接触的源区001或漏区002全部表面的每一个上。就是说在图4A到4D的结构中，长度d1、w1和l2的尺寸决定了源区001或漏区002与沟道部分之间的接触面积。当接触面积小时，该面积变成了如由图4D(电流密度在源区和漏区中变得密集)中示出的电流019表示的瓶颈，其阻碍了开态电阻降低。为了增大接触面积，增大d1、w1和l2的长度尺寸就足够了。首先，考虑长度d1。长度d1对应于在以常规离子注入形成源区001和漏区002中每一个的情况下源区001与漏区002每个的深度，通常较浅，几千，其深度有一定的限制。当沟槽凸起部分的宽度保持不变时，对应于沟槽凹陷部分宽度的w1越长，导致每单位面积沟槽数量减小和垂直接触面积减小，导致栅极宽度减小。因此增大w1的长度是不可能的。至于延长源区001或漏区002与沟槽之间的交叠长度l2的方法，显然在不改变栅极长度延长l2的情况下，面积相应地增大。进一步，当假设源区001和漏区002以与栅电极003自对准的方式形成时，为了延长l2，考虑缩短l1的方法，或者增加源区001和漏区002的杂质扩散长度的方法；由于缩短l1有一定的局限，因此应当采用通过杂质扩散而延长l2的方法。然而，该方法在长度上也有限制，并且有一定风险，例如由于杂质的过度扩散导致源区001或者漏区002的浓度降低。因此，该方法的实际实现是困难的。即，在传统技术中在不改变元件面积的情况下增加接触面积以降低MOS晶体管的开态电阻是困难的。(2)第二个问题是沟槽深度的限制。增加沟槽的深度可进一步增加每单位面积的栅极宽度。然而，这仅适用于阱区005中的情况。用常规方法形成的阱区005有深度的限制。这样，沟槽不可能比阱区005更深。如果沟槽被制作得比阱区005深，电流将泄漏到衬底。
技术实现思路
为了解决上述两个问题提出了本专利技术，并由此提供一种具有高驱动性能的横向MOS晶体管。该具有高驱动性能的横向MOS晶体管包括在长度方向与栅极长度方向平行的沟槽中形成的栅电极，其具有长的每单位面积栅极宽度。本专利技术的横向MOS晶体管在不增加平面元件面积的情况下获得了低开态电阻和高驱动性能。(1)一种半导体器件，在其结构中距n型或p型的半导体衬底表面一定深度设置高阻抗p型半导体阱区；多个沟槽从阱区表面延伸到某一深度；栅绝缘膜形成在其上形成了沟槽的凹凸部分的表面上；栅电极嵌入在沟槽中，并且包括设置栅电极膜，该栅电极膜设置在与嵌入凹凸部分区域中的沟槽中的栅电极相接触的衬底表面上，除了沟槽两端附近的部分之外；以及为两个低阻抗n型半导体层的源区和漏区，它们位于除了栅电极膜下部的阱区中，位置比阱区深度浅。(2)半导体器件的制造方法，包括形成沟槽区；以及通过多方向倾斜离子注入形成阱区。(3)半导体器件的制造方法，包括形成阱区的步骤，该形成阱区的步骤包括在半导体衬底表面上通过离子注入形成p型半导体区域；通过外延生长在半导体衬底表面上形成半导体；以及在该通过外延生长形成的半导体表面上通过离子注入形成p型半导体区。依照本专利技术，由于沟槽两端附近的部分变成源漏区，所以增加源、漏区与沟道区之间的接触面积能够降低开态电阻。依照本专利技术，在沟槽形成之后立即使用多方向倾斜离子注入形成阱区。这样阱区形成得比凹陷部分的底面更深。因此与在形成沟槽之前形成阱区的方法相比，沟槽可以形成得更深。因此，能够获得更大的单位面积栅极宽度。进一步，依照本专利技术，通过离子注入在半导体衬底表面和外延膜之间形成通过第二导电型半导体区域的热扩散形成的连接，其中在对外延形成沟槽结构后通过倾斜离子注入形成第二导电型半导体区域。这样，阱可以制造得更深。因此，凹陷部分的底表面可以制造得更深，从而单位面积的栅极宽度能够进一步增加。附图说明在附图中 图1A是本专利技术基本结构的平面图；图1B是本专利技术基本结构的鸟瞰图；图2A是沿图1A中2A-2A’线的截面图；图2B是沿图1A中2B-2B’线的截面图；图3A是沿图1A中3A-3A’线的截面图；图3B是沿图1A中3B-3B’线的截面图；图4A是传统技术实施例的平面图；图4B是沿图4A中4B-4B’线的传统技术实施例的截面图；图4C是沿图4A中4C-4C’线的传统技术实施例的截面图；图4D是沿图4A中4D-4D’线的传统技术实施例的截面图；图5是图4中示出的源区或漏区的鸟瞰图，其中阴影部分表示沟道；图6A-6C是依照本专利技术的制造过程的鸟瞰图；图7是当d1＜d2的情况下沿图1A中2B-2B’线的截面图；图8是依照本专利技术的DDD结构的鸟瞰图；图9是依照本专利技术的LDMOS结构的鸟瞰图；图10A是紧接多方向倾斜离子注入之后沟槽深度相对较浅的结构的截面图；图10B是多方向倾斜离子注入之后离子热扩散情况下沟槽深度相对较浅的结构的截面图；图11A是紧接多方向倾斜离子注入之后沟槽深度更深并且离子注入角度θ更大的结构的截面图；图11B是多方向倾斜离子注入之后离子热扩散的情况下沟槽深度更深并且离子注入角度θ更大的结构的截面图；图12是沟槽深度更深并且离子注入角度θ更小的结构的截面图；图13A的截面图示出了在通过外延生长和倾斜离子注入制造阱的方法中，在半导体衬底表面中注入了离子的结构；图13B的截面图示出了在通过外延生长本文档来自技高网...

【技术保护点】
一种半导体器件，包括：具有高阻抗的第一导电类型的阱区，设置在距半导体衬底表面的给定深度；多个沟槽，从阱区表面延伸到该给定深度的中间；栅绝缘膜，设置在该多个沟槽所形成的凸／凹部分的表面上；栅电极，嵌入到该多个沟槽中；栅电极膜，设置在与嵌入该凸／凹部分中的该多个沟槽中的栅电极相接触的半导体衬底表面上，除了该多个沟槽的两端附近的部分之外；以及每个均具有低阻抗的第二导电类型的源区和漏区，设置在除了栅电极膜下部的阱区内，位置比阱区深度浅。

【技术特征摘要】
JP 2005-4-5 2005-1089781.一种半导体器件，包括具有高阻抗的第一导电类型的阱区，设置在距半导体衬底表面的给定深度；多个沟槽，从阱区表面延伸到该给定深度的中间；栅绝缘膜，设置在该多个沟槽所形成的凸/凹部分的表面上；栅电极，嵌入到该多个沟槽中；栅电极膜，设置在与嵌入该凸/凹部分中的该多个沟槽中的栅电极相接触的半导体衬底表面上，除了该多个沟槽的两端附近的部分之外；以及每个均具有低阻抗的第二导电类型的源区和漏区，设置在除了栅电极膜下部的阱区内，位置比阱区深度浅。2.根据权利要求1的半导体器件，进一步包括DDD结构。3.根据权利要求1的半导体器件，进一步包括LDMOS结构。4.根据权利要求1的半导体器件，其中凸/凹部分的凸...

【专利技术属性】
技术研发人员：理崎智光，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：JP[日本]