改进性能的功率半导体器件及其方法技术

在一个实施方案中，半导体器件被形成在半导体材料的本体中。此半导体器件包括分隔于沟道区的反掺杂的漏区。

【技术实现步骤摘要】

本专利技术一般涉及到半导体器件，更具体地说是涉及到功率开关器件及其制造方法，此功率开关器件包括诸如RF放大器之类的高速器件。
技术介绍
金属氧化物半导体场效应晶体管(MOSFET)是一种普通的功率开关器件。MOSFET器件包括源区、漏区、延伸在源区与漏区之间的沟道区、以及提供在沟道区附近的栅结构。此栅结构包括排列在沟道区附近且被薄的介质层分隔于沟道区的导电的栅电极。当MOSFET器件处于开通状态时，电压被施加到栅结构，以便在源区与漏区之间形成导电的沟道区，使电流能够流过器件。在关断状态下，施加到栅结构的任何电压都足够低，致使不形成导电沟道区，电流因而不流动。在关断状态过程中，器件必须承受源区与漏区之间的高电压。在优化MOSFET器件的性能时，设计者常常面对器件参数性能的折中。具体地说，可得到的器件结构或制作工艺的选择可以改善一种器件参数，但这些选择可能同时使其它的一个或多个器件参数变坏。例如，对MOSFET器件的输出或驱动电流(IDS)容量和开态电阻有改善的可用结构和工艺，同时也使其击穿电压(BVDSS)容量变坏，还增大栅-漏电容。因此，需要有改进了的半导体器件结构及其制造方法来解决上述和其它的问题。
技术实现思路
根据本专利技术的一方面，提供一种半导体器件，它包含具有主表面的衬底，其中，衬底包含第一导电类型；重叠部分主表面的基座结构；沿基座结构侧面设置以确定半导体器件第一导电电极的边沿的导电材料；形成在第一导电电极附近的主表面中的第二导电类型的第一掺杂区，其中，当半导体器件工作时，部分第一掺杂区构成沟道区；形成在第一掺杂区中的第一导电类型的电流承载区；形成在沟道区漏边沿附近的衬底中的第二导电类型的第二掺杂区，以及耦合到第二掺杂区的第一导电层。根据本专利技术的另一方面，提供一种半导体器件，它包含半导体衬底；形成在半导体衬底上且具有主表面的第一导电类型的半导体层；设置在半导体层中用来形成半导体器件的沟道的第二导电类型的本体区；形成在本体区中的第一导电类型的电流传导区；形成在邻近沟道的主表面上的栅结构；形成在主表面附近的半导体层中且分隔于本体区的第二导电类型的第一掺杂区；当半导体器件工作时被耦合到第一掺杂区的用来控制半导体器件的击穿电压的第一导电层。根据本专利技术的另一方面，提供一种制作半导体器件的方法，它包含下列步骤提供具有主表面的衬底，其中，衬底包含第一导电类型；在部分主表面上形成基座结构；沿基座结构的侧面形成导电材料，以便确定半导体器件的第一导电电极的边沿；在邻近第一导电电极的主表面中形成第二导电类型的第一掺杂区，其中，当半导体器件工作时，部分第一掺杂区构成沟道区；在第一掺杂区中形成电流承载区；在沟道区的漏边沿附近的衬底中形成第二导电类型的第二掺杂区；以及形成耦合到第二掺杂区的第一导电层。附图说明图1示出了根据本专利技术一个实施方案的半导体结构高度放大的局部剖面图；图2曲线示出了本专利技术各种实施方案的漏饱和电流(IDSat)与击穿电压(BVDSS)的函数关系； 图3曲线示出了本专利技术各种实施方案的开态电阻(RDSON)与BVDSS性能的函数关系；图4曲线示出了BVDSS与单位电流增益的频率(fTau)之间的相互关系；图5示出了本专利技术一个实施方案在制造的早期阶段高度放大的局部剖面图；图6示出了本专利技术一个实施方案在制造稍后期阶段高度放大的局部剖面图；图7示出了本专利技术一个实施方案在制造更后期阶段高度放大的局部剖面图；图8示出了本专利技术一个实施方案在制造更后期阶段高度放大的局部剖面图；而图9示出了本专利技术一个实施方案在制造更后期阶段高度放大的局部剖面图。具体实施例方式为了易于理解，附图中的各元件无须按比例绘制，相似的参考号被用于所有附图的适当地方。虽然下面的讨论描述了一种n沟道器件，但本专利技术也涉及到可以借助于反转所述层和区的导电类型来制作的p沟道器件。此外，本专利技术的器件可以包括网格设计(其中，本体区是多个网格区)或单体设计(其中，本体区由形成在典型为螺旋图形的长条状图形中的单个区域组成)。但为了易于理解，在整个描述中，本专利技术的器件将被描述成网格设计。应该理解的是，本专利技术包罗了网格设计和单体设计二者。图1示出了根据本专利技术一个实施方案的绝缘栅场效应晶体管(IGFET)、MOSFET、功率晶体管、或开关器件或单元10的放大局部剖面图。举例来说，器件10是与逻辑和/或其它元件集成到一个半导体芯片中作为功率集成电路部分的许多这种器件中的一种。或者，器件10是集成到一起以形成分立晶体管器件的许多这种器件中的一种。器件10包括半导体材料区11，此半导体材料区11包含例如电阻率约为0.001-0.005欧姆厘米的n型硅衬底12，并可以用砷来掺杂。在所示实施方案中，衬底12提供了漏接触即第一电流承载接触。半导体层或延伸的漏区14被形成在衬底12中或衬底12上。在一个实施方案中，用常规外延生长技术来形成半导体层14。或者，用常规的掺杂和扩散技术来形成半导体层14。在适合于50V器件的一个实施方案中，半导体层14是掺杂剂浓度约为每立方厘米1.0×1015原子且厚度约为3-5微米的n型。半导体层14的厚度和掺杂剂浓度依赖于器件10所希望的BVDSS额定值而被增大或减小。要理解的是，包括硅锗、硅锗碳、掺碳的硅、碳化硅等的其它材料也可以被用于半导体材料11的本体或其各个部分。此外，在一个变通实施方案中，衬底12的导电类型被转换成相反于半导体层14的导电类型，以便制作绝缘栅双极晶体管10。器件10还包括形成在半导体材料区11上部或主表面18中或附近的n型区即满铺层17。n型区17提供了器件10的低阻电流通路。在一个示例性实施方案中，n型区17的最高浓度约为每立方厘米6.0×1016原子，深度约为0.4微米。本体区、基区、或掺杂区31被形成在半导体层14中，并从主表面18延伸。举例来说，本体区31包含p型导电性，并具有适合于形成用作器件10导电沟道45的反型层的掺杂剂浓度。本体区31从主表面18延伸到例如约为0.5-3.0微米的深度。n型源区、电流传导区、或电流承载区33被形成在本体区31内，并从主表面18延伸到例如约为0.1-0.5微米的深度。p型本体接触即接触区36也被形成在本体区31中，并提供到主表面18处本体区31的较低的接触电阻。此外，接触区36降低了源区33下方的本体区31的薄层电阻，这就抑制了寄生双极效应。第一介质层41被形成在部分主表面上或附近。例如，介质层41包含厚度约为0.05-0.2微米的热氧化物层。第二介质层42被形成在介质层41上。在一个实施方案中，第二介质层42包含氮化硅，且厚度约为0.05-0.1微米。栅介质层43被形成在邻近本体区31的其它部分主表面18上或附近。栅介质层43包含例如氧化硅，且厚度约为0.01-0.1微米。在变通实施方案中，栅介质层43包含氮化硅、五氧化钽、二氧化钛、钛酸锶钡、或它们的组合，包括与氧化硅的组合等。导电的隔板栅区、垂直隔板栅区、或确定栅区的隔板或导电电极57，被形成在栅介质层43上，并被介质隔板59隔离于导电层46。导电隔板栅区57与栅介质层43一起构成控制电极或栅结构58。导电隔板栅区57包含例如n型多晶硅，且厚度约为0.2-0.8微米。在一个示例性实施方案中，介质隔板59包含氮化硅，且本文档来自技高网...

【技术保护点】
一种半导体器件，它包含：具有主表面的衬底，其中，衬底包含第一导电类型；重叠部分主表面的基座结构；沿基座结构侧面设置以确定半导体器件第一导电电极的边沿的导电材料；形成在第一导电电极附近的主表面中的第二导电类型的第一掺杂区，其中，当半导体器件工作时，部分第一掺杂区构成沟道区；形成在第一掺杂区中的第一导电类型的电流承载区；形成在沟道区漏边沿附近的衬底中的第二导电类型的第二掺杂区，以及耦合到第二掺杂区的第一导电层。

【技术特征摘要】
US 2005-4-25 11/112,5971.一种半导体器件，它包含具有主表面的衬底，其中，衬底包含第一导电类型；重叠部分主表面的基座结构；沿基座结构侧面设置以确定半导体器件第一导电电极的边沿的导电材料；形成在第一导电电极附近的主表面中的第二导电类型的第一掺杂区，其中，当半导体器件工作时，部分第一掺杂区构成沟道区；形成在第一掺杂区中的第一导电类型的电流承载区；形成在沟道区漏边沿附近的衬底中的第二导电类型的第二掺杂区，以及耦合到第二掺杂区的第一导电层。2.权利要求1的半导体器件，其中，第二掺杂区被耦合到电流承载区。3.权利要求1的半导体器件，其中，第二掺杂区被分隔为距第一掺杂区约为0.5-3.0微米的距离。4.权利要求1的半导体器件，其中，基座结构包含形成在衬底顶部表面上的第一介质层；形成在第一介质层上的第二介质层；以及形成在第二介质层上的第二导电层，其中，第二导电层被耦合到第一导电电极。5.一种半导体器件，它包含半导体衬底；形成在半导体衬底上且具有主表面的第一导电类型的半导体层；设置在半导体层中用来形成半导体器件的沟道的第二导电类型的本体区；形成在本体区中...

【专利技术属性】
技术研发人员：加里H勒歇尔，彼德J兹德贝尔，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：US[美国]