半导体设备及其制造方法技术

本发明专利技术的一个目的在于，在有限的面积中形成多个元件，以便减少由用于集成的元件占用的面积，使得可在诸如液晶显示设备和含有ＥＬ元件的发光设备的半导体设备中推动更高的分辨率（增加像素数量）、以小型化来减少每一显示像素的节距以及驱动像素部分的驱动电路的集成。对光刻过程应用配备有由衍射光栅图案或半透明薄膜构成并具有降低光强度的功能的辅助图案的光掩膜或标线，用于形成栅电极以便形成复杂栅电极。此外，可通过仅仅改变掩膜而无需增加处理的次数在同一衬底上形成具有上述多栅结构的顶栅ＴＦＴ和具有单栅结构的顶栅ＴＦＴ。

【技术实现步骤摘要】

本专利技术涉及具有由薄膜晶体管(后文中称为TFT)组成的电路的，例如涉及配备以液晶显示屏或具有有机发光元件的发光显示设备为代表的电光设备作为组件的电子设备。要注意，说明书中的半导体设备指的是一般可通过利用半导体特性来作用的设备，且电光设备、半导体电路和电子设备都是半导体设备。
技术介绍
近年来，通过使用带有绝缘表面的衬底上形成的半导体薄膜(在厚度上大约几到几百纳米)来制造薄膜晶体管(TFT)的技术引起了注意。薄膜晶体管广泛地应用于诸如IC和电光设备的电子设备设备，尤其作为图像显示设备的开关元件迅速发展。具体地，积极地开发了其中为按矩阵排列的每一显示像素提供TFT的开关元件的有源矩阵显示设备(诸如液晶显示设备或发光显示设备)。在有源矩阵显示设备中，推进了扩充像素部分中的有效屏幕区的发展。为了使得有效屏幕区更大，确实有必要使得由排列在像素部分中的TFT(像素TFT)所占据的面积尽可能地小。此外，为了降低制造成本，也推进了在带有像素部分的同一衬底上形成驱动电路的发展。最重要的，使用多晶硅薄膜的TFT比使用非晶态硅薄膜的TFT具有更高的场效应迁移率，从而能以更高的速度操作。在安装在显示设备上的模块中，在一个衬底上形成为每一功能块显示图像的像素部分以及用于控制该像素部分的驱动电路，诸如移位寄存器电路、电平移动器电路、缓冲电路和采样电路，它们在众多情况中是CMOS电路。当在同一衬底上形成驱动电路和像素部分时，由除像素部分以外的区域占据的面积被称为边框部分，当与由TAB方法安装驱动电路相比时，该面积往往更大。为了使得边框部分的面积更小，也确实有必要减少构成驱动电路的电路的比例。具体地，对具有按矩阵排列的有机发光元件(EL元件)的发光显示设备，每一像素需要具有不同角色的多个TFT。此外，也对液晶显示设备，进行了在一个像素中形成开关TFT和诸如SRAM等存储器元件的尝试。此外，在同一衬底上形成像素部分和驱动电路的情况中，期望尽可能的小型化。在日本专利公开第2001-51622号中，描述了在EL显示设备中具有多栅结构(使用具有串联连接作为有源层的两个或多个沟道形成区的半导体层的结构)的TFT的使用。此外，在日本专利公开第2002-151523号中，描述了TFT的一种制造过程，其中将配备由衍射光栅图案或半透明薄膜构成并具有降低光强度的功能的辅助图案的光掩膜或标线应用于形成栅电极的光刻过程。此外，在日本专利公开第2002-203862号中，描述了TFT的一种制造过程，其中对于具有由不同的导电材料组成的两层结构的栅电极，作为栅电极的较低层的第一层具有比栅电极的第二层更大的电极宽度，并实现了通过第一层的一部分中掺杂半导体层。
技术实现思路
本专利技术的一个目的在于提供配备高操作性能和高可靠性的电路的半导体设备，且本专利技术的一个目的在于通过改进半导体设备的可靠性来改进配备半导体设备的电子设备的可靠性。此外，本专利技术的一个目的在于简化半导体设备的制造过程来降低制造成本。此外，本专利技术的一个目的在于在有限的面积中形成多个元件来减少由用于集成的元件所占据的面积，使得可在以液晶显示设备、含有EL元件的发光设备和半导体设备为代表的电光设备中推进更高的分辨率(增加像素数量)、以小型化减少每一显示像素节距以及驱动像素部分的驱动电路的集成。此外，本专利技术的一个目的在于，通过集成各种电路以便减小尺寸来改进电光设备或发光设备的图像质量或配备这样的设备的电子设备的产品质量。本专利技术提供具有多栅结构的新颖的TFT，它具有较低的截止电流值，并抑制了由于热载流子注入引起的降级。应注意，截止电流值是由于当晶态管为开关元件时在未选中期间(关闭状态期间)电荷漏泄引起流经该晶体管的电流的值。具体地，在具有两个沟道形成区的双栅TFT情况中，使用这样一种结构，它包含TFT的沟道长度，并具有在沿垂直于衬底的主平面的横断面结构中电极厚度变薄的中央部分和两端部分的栅电极。此外，使用给出n型或p型导电性的杂质元素掺杂与该栅电极的较薄部分重叠且其间插入栅绝缘膜的半导体层，来通过提供杂质区形成彼此分离的三个杂质区。应注意，沟道形成区位于三个杂质区各个之间。该栅电极具有两个较厚部分，其间夹有中央部分的，并提供与栅电极的较厚部分之一重叠且其间插入栅绝缘膜的第一沟道形成区(沟道长L1)以及与栅电极的另一较厚部分重叠且其间插入栅绝缘膜的第二沟道形成区(沟道长L2)。此外，在位于该栅电极外部的半导体层中提供源区和漏区。此外，在该栅电极和栅绝缘膜上方提供夹层绝缘膜。此外，在该夹层绝缘膜上提供源布线，源区和源布线通过延伸到源区的接触孔彼此电连接。此外，在夹层绝缘膜上类似地提供漏布线，漏区和漏布线通过延伸到漏区的接触孔彼此电连接。此外，本专利技术不限于具有两个沟道形成区的双栅晶体管，可在同一衬底上制造具有各种多栅结构且沟道形成区数量不同的TFT。此外，可在同一衬底上提供双栅晶体管和单栅晶体管，而无需增加处理的次数。从而，可通过应用具有最适当结构的晶体管可制成各种电路。本专利技术对在像素部分中排列具有多栅结构的晶体管是有效的，且可在像素部分中减少由具有多栅结构的晶体管占据的面积用于集成。此外，可充分地保障有效图像显示面积来使得能够以更高的分辨率显示。当在同一衬底上形成驱动电路和像素部分时，除像素区以外的区域，称为边框部分，它所占据的面积往往比当由TAB方法安装驱动电路时大。本专利技术对在驱动像素部分的驱动电路的一部分中排列具有多栅结构的晶体管是有效的，且可减少由驱动电路占据的面积用于集成。本专利技术允许减少边框部分(较窄的边框)。说明书公开了本专利技术的一方面，这是一种半导体设备，它包括位于带有绝缘表面的衬底的上方具有串联连接的两个或多个沟道形成区的半导体层；该半导体层上方的栅绝缘层；以及包含该栅绝缘层上的导电层的层叠层的栅电极，其中该半导体层含有源区、漏区、源区与漏区之间的第一沟道形成区和第二沟道形成区以及第一沟道形成区与第二沟道形成区之间的中间杂质区，其中构成该栅电极的层叠层之一的第一导电层与至少第一沟道形成区、中间杂质区以及第二沟道形成区重叠，其中构成该栅电极的层叠层之一的第二导电层与第一导电层接触并与第一沟道形成区重叠，且其中构成该栅电极的层叠层之一的第三导电层与第一导电层接触，它与第二导电层分离并与第二沟道形成区重叠。此外，在上述方面中，特征之一在于第二导电层和第三导电层具有相同的材料。此外，在上述每一方面中，特征之一在于，第一导电层与第二导电层具有不同的材料。此外，在上述每一方面中，特征之一在于，第一导电层具有大于通过将第一沟道形成区的宽度、第二沟道形成区的宽度以及中间杂质区的宽度相加得到的值的宽度。此外，在上述每一方面中，特征之一在于，第二导电层的宽度等于第一沟道形成区的宽度。此外，在上述每一方面中，特征之一在于，第三导电层的宽度等于第二沟道形成区的宽度。此外，在上述每一方面中，特征之一在于，第一导电层的膜厚度薄于第二导电层和第三导电层。此外，在上述每一方面中，特征之一在于，源区和漏区位于第一导电层外部。此外，本专利技术的另一方面是一种半导体设备，它包括位于带有绝缘表面的衬底的上方具有串联连接的两个或多个沟道形成区的半导体层；该半导体层上方的栅绝缘层；以及包含该栅绝缘层上的导电层的层叠层的栅电极，其中该半导体层含本文档来自技高网...

【技术保护点】
一种半导体设备，包括：　　　　半导体层，含有源区、漏区、所述源区与漏区之间的第一沟道形成区和第二沟道形成区、以及所述第一沟道形成区与第二沟道形成区之间的中间杂质区；　　　　所述半导体层上的栅绝缘层；以及　　　　所述栅绝缘层上的栅电极，包含第一导电层、与所述第一导电层接触的第二导电层、以及与第一导电层接触的第三导电层，　　　　其中，所述第一导电层至少与所述第一沟道形成区、所述中间杂质区以及所述第二沟道形成区重叠，　　　　所述第二导电层与所述第一沟道形成区重叠，且　　　　所述第三导电层与所述第二导电层分离，且与所述第二沟道形成区重叠。

【技术特征摘要】
JP 2005-5-20 2005-148836;JP 2005-5-23 2005-1502711.一种半导体设备，包括半导体层，含有源区、漏区、所述源区与漏区之间的第一沟道形成区和第二沟道形成区、以及所述第一沟道形成区与第二沟道形成区之间的中间杂质区；所述半导体层上的栅绝缘层；以及所述栅绝缘层上的栅电极，包含第一导电层、与所述第一导电层接触的第二导电层、以及与第一导电层接触的第三导电层，其中，所述第一导电层至少与所述第一沟道形成区、所述中间杂质区以及所述第二沟道形成区重叠，所述第二导电层与所述第一沟道形成区重叠，且所述第三导电层与所述第二导电层分离，且与所述第二沟道形成区重叠。2.如权利要求1所述的半导体设备，其特征在于，所述第二导电层和所述第三导电层是由相同的材料形成的。3.如权利要求1所述的半导体设备，其特征在于，所述第一导电层与第二导电层是由不同的材料形成的。4.如权利要求1所述的半导体设备，其特征在于，所述第一导电层具有大于将所述第一沟道形成区的宽度、第二沟道形成区的宽度以及中间杂质区的宽度相加获得的值的宽度。5.如权利要求1所述的半导体设备，其特征在于，所述第二导电层的宽度等于所述第一沟道形成区的宽度。6.如权利要求1所述的半导体设备，其特征在于，所述第三导电层的宽度等于所述第二沟道形成区的宽度。7.如权利要求1所述的半导体设备，其特征在于，所述第一导电层的膜厚度薄于所述第二导电层或第三导电层。8.如权利要求1所述的半导体设备，其特征在于，所述源区和所述漏区位于所述第一导电层外部。9.一种半导体设备，包括半导体层——含有一对较高浓度杂质区、所述一对较高浓度杂质区之间的第一沟道形成区和第二沟道形成区、所述一对较高浓度杂质区之一与第一沟道形成区之间的第一较低浓度杂质区、所述一对较高浓度杂质区中的另一个与第二沟道形成区之间的第二较低浓度杂质区、以及第一沟道形成区与第二沟道形成区之间的中间杂质区；所述半导体层上的栅绝缘层；以及所述栅绝缘层上的栅电极，包含第一导电层、与所述第一导电层接触的第二导电层以及与所述第一导电层接触的第三导电层，其中，所述第一导电层至少与所述第一较低浓度杂质区、第一沟道形成区、中间杂质区、第二较低浓度杂质区以及第二沟道形成区重叠，所述第二导电层与所述第一沟道形成区重叠，且所述第三导电层与所述第二导电层分离，且与所述第二沟道形成区重叠。10.如权利要求9所述的半导体设备，其特征在于，所述第一较低浓度杂质区与所述第二较低浓度杂质区包含相同浓度的n型或p型杂质元素。11.如权利要求9所述的半导体设备，其特征在于，所述中间杂质区包含与所述第一较低浓度杂质区或第二较低浓度杂质区相同浓度的n型或p型杂质元素。12.如权利要求9所述的半导体设备，其特征在于，所述第一较低浓度杂质区的宽度等于所述第二较低浓度杂质区的宽度。13.如权利要求9所述的半导体设备，其特征在于，所述第二导电层与第三导电层是由相同材料形成的。14.如权利要求9所述的半导体设备，其特征在于，所述第一导电层与所述第二导电层是由不同材料形成的。15.如权利要求9所述的半导体设备，其特征在于，所述第一导电层具有通过将第一沟道形成区的宽度、第二沟道形成区的宽度、中间杂质区的宽度、第一较...

【专利技术属性】
技术研发人员：大沼英人，永井雅晴，纳光明，坂仓真之，小森茂树，山崎舜平，
申请(专利权)人：株式会社半导体能源研究所，
类型：发明
国别省市：JP[日本]