【技术实现步骤摘要】
本专利技术通常涉及半导体存储器件，更具体地涉及快闪存储器。
技术介绍
在高密度非易失性数据存储器领域中，基于NAND阵列结构的浮动栅技术是一个重要因素，特别是由于生产工艺简单、每一位的低成本，尤其当执行多级存储器技术和用于具有超过50nm的最小特征尺寸F的器件的工艺过程的优良的可伸缩性时。然而，对于具有低于50nm的最小特征尺寸F的器件而言，由于增加相邻的存储器单元的浮动栅之间的交互作用，浮动栅晶体管的栅的可控性的降低，在读取和编程期间的穿通现象以及低读取电流，都预计了关于生产工艺的明显困难。浮动栅技术的替代是为两位/单元和3F2/位虚地结构的数字数据存储器提供电容的NROM技术。然而，由于在运行期间在源和漏极之间存在高电场，所以该技术的低于50nm的最小特征尺寸F的可伸缩性是可疑的。由于“第二位效应”，通过在每一pn结提供四个不同的状态来扩展用于两位/单元到四位/单元的数字数据存储容量是困难的，第二位效应指得是第二位的串扰。此外，当ONO俘获层具有大的有效氧化物厚度(EOT)时，限定了NROM晶体管的可伸缩性。期望的是一种存储器，用于制造上述存储器的方法和用于操作上述存储器的方法，其中该存储器具有NROM单元的功能并且该存储器的存储单元的大小可以缩小比例到低于50nm的最小特征尺寸F。
技术实现思路
本专利技术的一个实施例提供一种具有大量存储器单元的半导体存储器。该半导体存储器具有衬底、至少一个字线、第一和第二线。第一和第二线分别具有半导体存储器的第一和第二位线的功能。众多存储器单元的每一存储单元包括布置在衬底内的第一掺杂区域和布置在衬底内的第二掺杂区域...
【技术保护点】
一种具有多个存储器单元（２１－１，２１－２）的半导体存储器，所述半导体存储器具有衬底（１）、至少一条字线（５－１）和第一线（１５－１）和第二线（１５－２，１６－１），其中所述多个存储器单元（２１－１）中的每个存储单元包括：布置在所述 衬底（１）中的第一掺杂区域（６）；布置在所述衬底（１）中的第二掺杂区域（７）；布置在所述第一掺杂区域（６）和所述第二掺杂区域（７）之间的所述衬底（１）中的沟道区（２２）；布置在所述衬底（１）上的电荷俘获层堆叠（２）， 所述电荷俘获层堆叠（２）覆盖所述沟道区（２２）、所述第一掺杂区域（６）的一部分和所述第二掺杂区域（７）的一部分；布置在所述电荷俘获层堆叠（２）上的导电层（３），其中所述导电层（３）是电浮动的；布置在所述导电层（３）的顶表面上 和在所述导电层（３）的侧壁（２３）上的介电层（４）；沿着第一方向延伸并连接到所述第一掺杂区域（６）的所述第一线（１５－１）；沿着所述第一方向延伸并连接至所述第二掺杂区域（７）的所述第二线（１５－２；１６－１）；以及沿 ...
【技术特征摘要】
US 2005-7-29 11/1930261.一种具有多个存储器单元(21-1，21-2)的半导体存储器，所述半导体存储器具有衬底(1)、至少一条字线(5-1)和第一线(15-1)和第二线(15-2，16-1)，其中所述多个存储器单元(21-1)中的每个存储单元包括布置在所述衬底(1)中的第一掺杂区域(6)；布置在所述衬底(1)中的第二掺杂区域(7)；布置在所述第一掺杂区域(6)和所述第二掺杂区域(7)之间的所述衬底(1)中的沟道区(22)；布置在所述衬底(1)上的电荷俘获层堆叠(2)，所述电荷俘获层堆叠(2)覆盖所述沟道区(22)、所述第一掺杂区域(6)的一部分和所述第二掺杂区域(7)的一部分；布置在所述电荷俘获层堆叠(2)上的导电层(3)，其中所述导电层(3)是电浮动的；布置在所述导电层(3)的顶表面上和在所述导电层(3)的侧壁(23)上的介电层(4)；沿着第一方向延伸并连接到所述第一掺杂区域6)的所述第一线(15-1)；沿着所述第一方向延伸并连接至所述第二掺杂区域(7)的所述第二线(15-2；16-1)；以及沿着第二方向延伸并布置在所述介电层(4)上的所述至少一条字线(5-1)。2.权利要求1半导体存储器，所述电荷俘获层堆叠(2)形成为超出所述存储单元(21-1)横向延伸的连续层，所述导电层(3)布置在所述电荷俘获层堆叠(2)的一部分上，所述电荷俘获层堆叠(2)的所述部分覆盖所述沟道区(22)和所述第一掺杂区域(6)的所述部分并所述第二掺杂区域(7)的所述部分，所述介电层(4)布置在所述导电层(3)的所述顶表面和所述侧壁(23)上和在所述电荷俘获层堆叠(3)的其它部分上，所述其它部分位于彼此相邻的存储器单元(21-1)的导电层(3)之间。3.权利要求2的半导体存储器，所述介电层(4)延伸到彼此相邻的存储器单元(21-1)的导电层(3)之间的凹槽。4.权利要求3的半导体存储器，所述字线(5-1)延伸到所述凹槽和覆盖所述凹槽中的所述介电层(4)。5.权利要求4的半导体存储器，其中所述电荷俘获层堆叠(2)提供在所述字线(5-1)和所述衬底(1)之间，其中所述电荷俘获层堆叠(2)与所述衬底(1)和所述导电层(3)接触并且与位于彼此相邻的存储器单元(21-1)的导电层(3)之间的所述介电层(4)的一部分接触。6.权利要求1的半导体存储器，其中所述导电层(3)包括n掺杂多晶硅、p掺杂多晶硅和金属中的一种。7.权利要求6的半导体存储器，其中所述金属包括Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的组中的至少一种金属。8.权利要求1的半导体存储器，其中所述字线(5-1)包括n掺杂多晶硅、p掺杂多晶硅和金属中的一种。9.权利要求8的半导体存储器，其中所述金属包括Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的组中的至少一种金属。10.权利要求1的半导体存储器，其中所述电荷俘获层堆叠(2)包括选自由氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料。11.权利要求1的半导体存储器，其中所述电荷俘获层堆叠(2)包括具有至少3.9的介电常数的材料。12.权利要求1的半导体存储器，其中所述电荷俘获层堆叠(2)包括布置在所述衬底(1)上的第一介电层(8)、布置在所述第一介电层(8)上的第二介电层(9)和布置在所述第二介电层(9)上的第三介电层(10)。13.权利要求12的半导体存储器，其中所述电荷俘获层堆叠(2)的所述第一介电层(8)和第三介电层(10)的每一包含选自氧化硅和硅酸铪的组的材料，其中所述电荷俘获层堆叠(2)的所述第二介电层(9)包括选自氮化硅、氧化铪和氧化铝的组的材料。14.权利要求12的半导体存储器，其中所述电荷俘获层堆叠(2)的所述第一介电层(8)、第二介电层(9)和第三介电层(10)的每一包含具有至少3.9介电常数的材料。15.权利要求13或者14的半导体存储器，其中所述电荷俘获层堆叠(2)的所述第一介电层(8)具有介于4nm和6nm之间的厚度，优选5nm的厚度。16.权利要求15的半导体存储器，其中所述电荷俘获层堆叠(2)的所述第二介电层(9)具有介于4nm和6nm之间的厚度，优选5nm的厚度。17.权利要求16的半导体存储器，其中所述电荷俘获层堆叠(2)的所述第三介电层(10)具有介于5nm和7nm之间的厚度，优选6nm的厚度。18.权利要求1，5或者12的半导体存储器，其中所述介电层(4)包括选自由氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料。19.权利要求1，5或者12之一的半导体存储器，其中所述介电层(4)包括具有至少3.9的介电常数的材料。20.权利要求12或者17的半导体存储器，还包括填充了沟槽隔离填充物的沟槽(14)，所述沟槽(14)布置在所述衬底(1)中并横向地限制所述电荷俘获层堆叠(2)，所述沟槽(14)将所述存储器单元(21)的沟道区(22)分开。21.权利要求20的半导体存储器，所述介电层(4)位于所述导电层(3)的所述顶表面和所述侧壁(23)上和在沟槽隔离填充物上。22.权利要求21的半导体存储器，所述介电层(4)延伸到彼此相邻的存储器单元(21-1)的导电层(3)之间的凹槽中。23.权利要求22的半导体存储器，所述字线(5-1)延伸到所述凹槽并且布置在所述凹槽中的所述介电层(4)上。24.权利要求23的半导体存储器，其中所述介电层(4)提供在所述字线(5-1)和所述沟槽隔离填充物之间，其中所述介电层(4)与所述字线(5-1)和所述沟槽隔离填充物和所述导电层(3)接触。25.权利要求24的半导体存储器，其中所述介电层(4)包括布置在所述导电层(3)的所述顶表面上的部分和布置在所述导电层(3)的所述侧壁(23)上的另一部分，布置在所述导电层(3)的所述顶表面上的所述部分比布置在所述导电层(3)的所述侧壁(23)上的所述另一部分厚。26.权利要求25的半导体存储器，布置在所述导电层(3)的所述顶表面上的所述部分比布置在所述导电层(3)的所述侧壁(23)上的所述另一部分厚至少十倍。27.权利要求25的半导体存储器，其中布置在所述导电层(3)的所述顶表面上的所述介电层(4)的所述部分包括热氧化物层。28.权利要求25的半导体存储器，其中布置在所述导电层(3)的所述侧壁(23)上的所述介电层(4)的所述另一部分包含自然氧化物层。29.权利要求1，5，12，17或者24之一的半导体存储器，其中所述介电层(4)包括与所述导电层(3)接触的第一介电层(11)、布置在所述介电层(4)的所述第一介电层(11)上的第二介电层(12)和布置在所述介电层(4)的所述第二介电层(12)上的第三介电层(13)。30.权利要求29的半导体存储器，其中所述介电层(4)的所述第一介电层(11)、第二介电层(12)和第三介电层(13)的每个包含选自由氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料。31.权利要求29的半导体存储器，其中所述介电层(4)的所述第一介电层(11)、第二介电层(12)和第三介电层(13)的每个包含具有至少3.9的介电常数的材料。32.权利要求29的半导体存储器，其中所述介电层(4)的所述第一介电层(11)具有介于3nm和5nm之间的厚度，优选4nm的厚度。33.权利要求32的半导体存储器，其中所述介电层(4)的所述第二介电层(12)具有介于4nm和6nm之间的厚度，优选5nm的厚度。34.权利要求33的半导体存储器，其中所述介电层(4)的所述第三介电层(13)具有介于4nm至6nm之间的厚度，优选5nm的厚度。35.权利要求29的半导体存储器，其中所述第一介电层(11)包括位于所述导电层(3)的所述顶表面上的部分和位于所述导电层(3)的所述侧壁(23)上的另一部分，位于在所述导电层(3)的所述顶表面上的所述部分比位于在所述导电层(3)的所述侧壁(23)上的所述另一部分厚。36.权利要求35的半导体存储器，其中位于所述导电层(3)的所述顶表面上的所述第一介电层(11)的所述部分包括热氧化物层。37.权利要求36的半导体存储器，其中位于在所述导电层(3)的所述侧壁(23)上的所述第一介电层(11)的所述另一部分是自然氧化物层。38.权利要求37的半导体存储器，位于所述导电层(3)的所述顶表面上的所述第一介电层(11)的所述部分比位于所述导电层(3)的所述侧壁(23)上的所述第一介电层(11)的所述另一部分厚至少十倍。39.权利要求38的半导体存储器，其中位于在所述导电层(3)的所述侧壁(23)上的所述第一介电层(11)的所述另一部分具有小于2nm的厚度，优选1nm的厚度。40.本权利要求39的半导体存储器，其中所述第二介电层(12)具有小于2nm的厚度，优选1nm的厚度。41.权利要求12的半导体存储器，其中所述电荷俘获层堆叠(2)的所述第二介电层(9)包括第一部分(24)和第二部分(25)，其中所述第三介电层(10)的部分布置在所述第二介电层(9)的所述第一部分(24)和所述第二部分(25)之间。42.权利要求1至14和30至34之一的半导体存储器，其中所述第一线(15-1)是所述衬底(1)中的线形第一掺杂区，其中所述第一掺杂区沿着所述第一方向延伸并包括第一掺杂区域(6)，其中所述第二线(15-2)是所述衬底(1)中的线形第二掺杂区，其中所述第二掺杂区沿着所述第一方向延伸和包括所述第二掺杂区域(7)。43.权利要求42的半导体存储器，还包括第一金属线(26-1)和第二金属线(26-2)，所述第一金属线(26-1)和第二金属线(26-2)沿着所述第一方向延伸并且位于离所述衬底(1)的顶表面一定距离的位置；至少四导电塞(27)，第一导电塞(27-1)将所述第一线(15-1)连接至所述第一金属线(26-1)；第二导电塞(27-2)将所述第一线(15-1)连接至所述第一金属线(26-1)；至少三条字线(5-1，5-2，5-3)布置在所述第一导电塞(27-1)和所述第二导电塞(27-2)之间；第三导电塞(27-3)将所述第二线(15-2)连接至所述第二金属线(26-2)；第四导电塞(27-4)将所述第二线(15-2)连接至所述第二金属线(26-2)；布置在所述第三导电塞(27-3)和所述第四导电塞(27-4)之间的至少三条字线(5-1，5-2，5-3)。44.权利要求43的半导体存储器，还包括连接到所述第二线(15-2)和所述字线(5-1)以及第三线(15-3)的另一存储单元(21-2)，所述第三线(15-3)沿着所述第二方向延伸。45.权利要求24，25，26，27，28，35，36，37，38，39或者40之一的半导体存储器，还包括第一布线层和第二布线层，其中所述第一布线层位于离所述衬底(1)的顶表面一段距离的位置；其中所述第二布线层位于所述第一布线层和所述衬底(1)的所述顶表面之间；其中所述第一线(15-1)布置在所述第一布线层中并且其中，所述第二线(16-1)布置在所述第二布线层中。46.权利要求45的半导体存储器，还包括第一导电塞(18-1)，所述第一导电塞(18-1)将所述第一线(15-1)连接至所述第一掺杂区域(6)。47.权利要求46的半导体存储器，还包括第二导电塞(17-1)，所述第二导电塞(17-1)将所述第二线(16-1)连接至所述第二掺杂区域(7-1)。48.权利要求47的半导体存储器，还包括另一存储单元(21-3)、第三线(15-2)和第四线(16-2)，其中所述第三线(15-2)和所述第四线(16-2)沿着所述第一方向延伸，所述另一存储单元(21-3)连接到所述字线(5-1)和所述第三线(15-2)以及第四线(16-2)。49.一种用于形成半导体存储器的方法，该方法包括提供衬底(1)；形成至少一个存储单元(21-1)，其中形成所述至少一个存储单元(21-1)包括所述衬底(1)中形成第一掺杂区域(6)和形成第二掺杂区域(7)，所述第一(6)和第二掺杂区域(7)通过沟道区(22)彼此分开；在所述衬底(1)上形成电荷俘获层堆叠(2)，所述电荷俘获层堆叠(2)覆盖所述第一掺杂区域(6)的至少一部分、所述第二掺杂区域(6)的至少一部分和所述沟道区(22)的至少一部分；在所述电荷俘获层堆叠(2)上形成图案化导电层(3)；在所述导电层(3)的顶表面上和在所述导电层(3)的侧壁(23)上形成介电层(4)；沿着第一方向形成第一线(15-1)，所述第一线(15-1)连接至所述第一掺杂区域(6)，以及沿着第一方向形成第二线(15-2，16-1)，所述第二线(15-2，16-1)连接至所述第二掺杂区域(7)；沿着第二方向形成字线(5-1)，所述字线(5-1)的一部分布置在所述介电层(4)上。50.权利要求49的方法，其中形成所述介电层(4)包括在所述电荷俘获层堆叠(2)的一部分上形成所述介电层(4)，所述部分位于彼此相邻的存储器单元(21-1)的导电层(3)之间。51.权利要求50的方法，其中形成所述介电层(4)包括将所述介电层(4)沉积到彼此相邻的存储器单元(21-1)的导电层(3)之间的凹槽中。52.权利要求51的方法，其中形成延伸到所述凹槽并覆盖所述凹槽中的所述介电层(4)的字线(5-1)。53.权利要求49的方法，其中所述导电层(3)包括n掺杂多晶硅、p掺杂多晶硅和金属之一。54.权利要求53的方法，其中所述金属选自Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的组。55.权利要求49的方法，其中所述字线(5-1)包括n掺杂多晶硅、p掺杂多晶硅和金属中的一种。56.权利要求55的方法，其中所述金属选自Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的组。57.权利要求49的方法，其中所述电荷俘获层堆叠(2)包括选自由氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料。58.权利要求49的方法，其中形成包括具有至少3.9的介电常数的材料的所述电荷俘获层堆叠(2)。59.权利要求49的方法，其中形成所述电荷俘获层堆叠(2)包括在所述衬底(1)上形成第一介电层(8)，在所述第一介电层(8)上形成第二介电层(9)和在所述第二介电层(9)上形成第三介电层(10)。60.权利要求59的方法，其中所述第一介电层(8)和所述第三介电层(10)的每个包含选自由氧化硅和硅酸铪组成的组中的材料；和所述第二介电层(9)包括选自由氮化硅、氧化铪和氧化铝组成的组中的材料。61.权利要求59的方法，其中所述第一介电层(8)、第二介电层(9)和第三介电层(10)的每个都包含具有至少3.9的介电常数的材料。62.权利要求60和61之一的方法，其中形成所述电荷俘获层堆叠(2)的所述第一介电层(8)包括形成具有介于4nm和6nm之间的厚度，优选5nm的厚度的所述第一介电层(8)。63.权利要求62的方法，其中形成所述电荷俘获层堆叠(2)的所述第二介电层(9)包括形成具有介于4nm和6nm之间的厚度，优选5nm的厚度的所述第二介电层(9)。64.权利要求63的方法，其中形成所述电荷俘获层堆叠(2)的所述第三介电层(10)包括形成具有介于5nm和7nm之间的厚度，优选6nm的厚度的所述第三介电层(10)。65.权利要求49，52和59之一的方法，其中形成所述介电层(4)包括形成包括选自由氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料的所述介电层(4)。66.权利要求49，52和59之一的方法，其中形成所述介电层(4)包括形成包括具有至少3.9的介电常数的材料的所述介电层(4)。67.权利要求59和64之一的方法，还包括在所述衬底(1)和在彼此靠近的存储器单元(21)的沟道区(22)之间的所述电荷俘...
【专利技术属性】
技术研发人员：W勒斯纳，F霍夫曼，M施佩希特，
申请(专利权)人：奇梦达股份公司，
类型：发明
国别省市：DE[德国]
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