非易失性存储器晶体管、堆叠式存储装置及其制造方法制造方法及图纸

本发明专利技术提供一种具有多晶硅鳍的非易失性存储器晶体管、一种具有该晶体管的堆叠式非易失性存储装置、一种制造该晶体管的方法以及一种制造该装置的方法。所述装置可以包括从半导体基底向上突出的有源鳍。至少一个第一电荷存储图案可以形成在有源鳍的顶表面和侧壁上。至少一条第一控制栅极线可以形成在至少一个第一电荷存储图案的顶表面上。至少一条第一控制栅极线可以与有源鳍交叉。层间介电层可以形成在至少一条第一控制栅极线上。多晶硅鳍可以形成在层间介电层上。至少一个第二电荷存储图案可以形成在多晶硅鳍的顶表面和侧壁上。至少一条第二控制栅极线可以形成在至少一个第二电荷存储图案的顶表面上，至少一条第二控制栅极线可以与多晶硅鳍交叉。

【技术实现步骤摘要】
本申请要求于2007年2月12日在韩国知识产权局(KIPO)提交的第 10-2007-0014553号韩国专利申请的优先权，其全部内容包含于此以资参考。
示例实施例涉及一种非易失性存储器晶体管、 一种具有该非易失性存储 器晶体管的非易失性存储装置以及制造它们的方法。其它的示例实施例涉及 一种具有多晶硅鳍的非易失性存储器晶体管、 一种具有该非易失性存储器晶 体管的堆叠式非易失性存储装置以及制造它们的方法。
技术介绍
在采用包括形成在半导体基底上的栅电极和形成在栅电极两侧的结区 (junction region)的平面型晶体管的半导体装置中，由于半导体装置的集成度 的提高，所以已经做出了减小沟道长度的尝试。然而，当减小沟道长度时， 会发生短沟道效应，例如漏致势垒降低(DIBL)、热载流子效应(hot carrier effect) 和穿通(punch through)。为了防止或减少这样的短沟道效应，已经引入了各种 方法，包括减小结区深度的方法以及通过在沟道中形成槽(groove)来扩展沟道 的相对长度的方法。然而，随着沟道的长度减小至大约50nin情况下，防止 或减少这样的短沟道效应的方法也达到了极限。
技术实现思路
示例实施例提供一种能够克服例如短沟道效应的限制并实现半导体装置 的提高的集成度的非易失性存储器晶体管、 一种具有该晶体管的堆叠式非易 失性存储装置、 一种制造该晶体管的方法以及一种制造该装置的方法。根据示例实施例，提供一种堆叠式非易失性存储装置。所述装置可以包 括从半导体基底向上突出的有源鳍。至少一个第一电荷存储图案可以在有源 鳍的顶表面和侧壁上。至少一条第一控制栅极线可以在所述至少一个第一电 荷存储图案的顶表面上，并可以与有源鳍交叉。层间介电层可以形成在至少一条第一控制栅极线上。多晶硅鳍可以形成在层间介电层上。至少一条第二 电荷存储图案可以在多晶硅鳍的顶表面和侧壁上。至少一条第二控制栅极线 可以在至少一个第二电荷存储图案的顶表面上，并可以与多晶硅鳍交叉。根据示例实施例，提供一种非易失性存储器晶体管。所述晶体管可以包 括形成在基底上的支撑部分。多晶硅鳍可以形成在支撑部分上，并且可具有 宽于支撑部分的宽度的宽度。电荷存储图案可以在多晶硅鳍的顶表面、侧壁 和底表面上。控制栅极线可以在电荷存储图案的顶表面上，并与多晶硅鳍交 叉。根据示例实施例，提供一种生产堆叠式非易失性存储装置的方法。所述 方法可包括在半导体基底中形成限定有源鳍的沟槽。可以在沟槽的下部区域 中形成装置分隔层，使得可以在装置分隔层之上暴露有源鳍的上部区域。至 少 一个第 一 电荷存储图案可以在有源鳍的顶表面和侧壁上，并且至少 一条第 一控制栅极线可以在至少一个第一电荷存储图案的顶表面上，并可以与有源 鳍的顶表面交叉。层间介电层可以在至少一条第一控制栅极线上。多晶硅鳍 可以在层间介电层上。至少一个第二电荷存储图案可以在多晶硅鳍的顶表面 和侧壁上。至少一条第二控制栅极线可以在至少一个第二电荷存储图案的顶 表面上，并与多晶硅鳍交叉。根据示例实施例，提供一种制造非易失性存储器晶体管的方法。所述方 法可以包括在基底上形成绝缘层。可在绝缘层上形成多晶硅鳍。可以各向同 性蚀刻绝缘层，从而在多晶硅鳍之下形成底切并形成位于多晶硅鳍之下的支 撑部分。电荷存储图案可以在多晶硅鳍的顶表面、侧壁和底表面上，并且控 制栅极线可以在电荷存储图案的顶表面上，并可以与多晶硅鳍交叉。附图说明通过下面结合附图的详细描述，将更清楚地理解示例实施例。图1A至 图12B示出了如这里描述的非限制性的示例实施例。图1A至图1E是顺序示出了根据示例实施例的制造具有多晶硅鳍的非易 失性存储器晶体管的方法的透视图；图2A至图2D是顺序示出了根据示例实施例的制造具有多晶硅鳍的非易 失性存储器晶体管的方法中的一些工艺的透视图；图3是示出了根据示例实施例的多晶硅鳍的扫描电子显微镜(SEM)照片；图4A和图4B是示出了根据示例实施例的非易失性存储器晶体管的一部 分的透射电子显微镜(TEM)照片；图5A和图5B是分别示出了根据示例实施例的非易失性存储器晶体管以 及传统的具有平面型多晶硅层作为沟道层的非易失性存储器晶体管的Id-Vg 曲线的曲线图；图6是示出了4艮据示例实施例的非易失性存储器晶体管以及传统的具有 平面型多晶硅层作为沟道层的非易失性存储器晶体管的编程/擦除窗口的曲 线图；图7是根据示例实施例的堆叠式非易失性存储装置中设置的单位装置层 的布局图，图8A至图8I是沿图7中的线A-A截取的剖视图，图9A至图91 是沿图7中的线B-B截取的剖视图；图IOA至图IOD是顺序示出了根据示例实施例的制造堆叠式非易失性存 储装置的方法的一些工艺的剖视图；图11是根据示例实施例的堆叠式非易失性存储装置的剖视图；图12A和图12B是根据示例实施例的堆叠式非易失性存储装置的剖视图。应该注意的是，这些附图意在示出在特定的示例实施例中使用的方法、 结构和/或材料的一^:特性，并意在补充下面提供的书面描述。然而，这些附 图不是按比例的，并不会精确反应任何给出的实施例的精确的结构或工作特 性，并且不应被理解为限定或限制示例实施例包含的数值的范围或特性。具 体地讲，为清晰起见，可以减小或夸大分子、层、区域和/或结构元件的相对 厚度和布置。在各种附图中使用相似或相同的标号意在表示存在相似或相同 的元件或特征。具体实施方式现在，在下文中，将参照附图来更充分地描述示例实施例，其中，附图 中示出了示例实施例。然而，示例实施例可以以许多不同的形式来实施，并 不应该被理解为限制这里阐述的实施例。相反地，提供这些实施例使得本公 开将是彻底及完整的，并将把示例实施例的范围充分传达给本领域的技术人 员。在附图中，为了清晰起见，夸大了层、膜和区域的厚度。在整个说明书 中，相同的标号始终代表相同的元件。应该理解的是，当元件或层被称为在另一元件或层上、连接到 另一元件或层或者结合到另一元件或层时，它可以直接在其它元件或层 上、直接连接到其它元件或层或者直接结合到其它元件或层，或者可以存在 中间元件或层。相反，当元件被称为直接在另一元件或层上、直接 连接到另一元件或层或者直接结合到另一元件或层时，不存在中间元 件或层。相同的标号始终代表相同的元件。如这里所使用的，术语和/或，， 包括一个或多个相关所列项的任意和全部组合。应该理解的是，虽然术语第一、第二、第三等可以在这里用来描述各种 元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分 不应该受这些术语限制。这些术语仅用来将一个元件、组件、区域、层或部 分与另一区域、层或部分区分开。因此，在不脱离示例实施例的教导的情况 下，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组 件、区域、层或部分。为了描述方便，在这里可以使用空间相对术语，比如，在……之下 在……以下、下面的、在……以上、上面的，，等来描述如附图中示 出的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术 语意在包括除附图中描述的方位外的装置在使用或操作中的不同方位。例如， 如果将附图中的装置翻转，则被描述为在其它元件或特征以下，，或之 下，，的元件将随后被定位为在其它元件或本文档来自技高网...

【技术保护点】
一种堆叠式非易失性存储装置，所述装置包括：有源鳍，从半导体基底向上突出；至少一个第一电荷存储图案，在所述有源鳍的顶表面和侧壁上；至少一条第一控制栅极线，在所述至少一个第一电荷存储图案的顶表面上，并与所述有源鳍交叉；　 　层间介电层，在所述至少一条第一控制栅极线上；多晶硅鳍，在所述层间介电层上；至少一个第二电荷存储图案，在所述多晶硅鳍的顶表面和侧壁上；至少一条第二控制栅极线，在所述至少一个第二电荷存储图案的顶表面上，并与所述多晶 硅鳍交叉。

【技术特征摘要】
KR 2007-2-12 10-2007-00145531、一种堆叠式非易失性存储装置，所述装置包括有源鳍，从半导体基底向上突出；至少一个第一电荷存储图案，在所述有源鳍的顶表面和侧壁上；至少一条第一控制栅极线，在所述至少一个第一电荷存储图案的顶表面上，并与所述有源鳍交叉；层间介电层，在所述至少一条第一控制栅极线上；多晶硅鳍，在所述层间介电层上；至少一个第二电荷存储图案，在所述多晶硅鳍的顶表面和侧壁上；至少一条第二控制栅极线，在所述至少一个第二电荷存储图案的顶表面上，并与所述多晶硅鳍交叉。2、 如权利要求l所述的装置，其中，通过使用准分子激光退火方法使非 晶硅图案结晶来形成所述多晶硅鳍。3、 如权利要求l所述的装置，其中，所述层间介电层包括位于所述多晶 硅鳍之下的支撑部分，使得所述支撑部分的宽度窄于所述多晶硅鳍的宽度， 从而暴露环绕所述支撑部分的所述多晶硅鳍的底表面，其中，所述至少一个 第二电荷存储图案在所述暴露的多晶硅鳍的底表面上。4、 如权利要求3所述的装置，其中，所述层间介电层还包括在所述支撑 部分之下顺序堆叠的保护层和下层间介电层。5、 如权利要求l所述的装置，其中，所述至少一个第一电荷存储图案为 至少一个第一浮置栅极，所述至少一个第二电荷存储图案为至少一个第二浮 置栅极，所述装置还包括第一栅极绝缘层，在所述至少一个第一浮置栅极与所述有源鳍之间； 第 一栅间介电层，在所述至少 一个第 一浮置栅极与所述至少 一条第 一控 制栅极线之间；第二栅极绝缘层，在所述至少一个第二浮置栅极与所述多晶硅鳍之间； 第二栅间介电层，在所述至少一个第二浮置栅极与所述至少一条第二控 制栅极线之间。6、 如权利要求l所述的装置，其中，所述至少一个第一电荷存储图案为 第一电荷捕获图案，所述至少一个第二电荷存储图案为第二电荷捕获图案。7、 如权利要求l所述的装置，其中 所述有源鳍具有沿第一方向延伸的线的形状；所述至少 一条第 一控制栅极线为沿第二方向与所述有源鳍交叉的多条第 一控制棚-极线；所述至少一个第一电荷存储图案为均形成在所述多条第一控制栅极线之 下的多个第一电荷存储图案；所述多晶硅鳍在所述层间介电层上具有沿所述第 一方向延伸线的形状；所述至少一条第二控制栅极线为沿所述第二方向与所述多晶硅鳍交叉的 多条第二控制栅极线；所述至少一个第二电荷存储图案为均形成在所述多条第二控制栅极线之 下并在所述多晶硅鳍的顶表面和侧壁上的多个第二电荷存储图案。8、 如权利要求7所述的装置，还包括第一地选择线和第一 串选择线，分别置于所述多条第一控制栅极线的两 侧，并沿所述第二方向与所述有源鳍交叉；第二地选择线和第二串选择线，分别置于所述多条第二控制栅极线的两 侧，并沿所述第二方向与所述多晶硅鳍交叉。9、 如权利要求8所述的装置，还包括第一贯通源电极，在所述层间介电层中，电连接到与所述第一地选择线 相邻并与所述多条第一控制栅极线相对布置的所述有源鳍的顶表面，并电连接到与所述第二地选择线相邻并与所述多条第二控制栅极线相对布置的所述 多晶硅鳍的底表面；第一贯通位线电极，在所述层间介电层中，电连接到与所述第一串选择 线相邻并与所述多条第一控制栅极线相对布置的所述有源鳍的顶表面，并电 连接到与所述第二串选择线相邻并与所述多条第二控制栅极线相对布置的所 述多晶硅鳍的底表面。10、 如权利要求7所述的装置，还包括 另一层间介电层，在所述多条第二控制栅极线上；另 一多晶硅鳍，在所述另 一层间介电层之上具有沿所述第 一方向延伸的 线的形状；多条第三控制栅极线，沿所述第二方向与所述另 一多晶硅鳍交叉； 多个第三电荷存储图案，形成在所述多条第三控制栅极线之下并在所述另 一 多晶硅鳍的顶表面和侧壁上。11、 如权利要求IO所述的装置，还包括地选择线，置于所述多条第一控制栅极线的一侧并沿所述第二方向与所 述有源鳍交叉；共源区，在所述有源鳍中与所述地选择线相邻并与所述多条第一控制栅 极线相对布置；第一贯通连接电极，在所述层间介电层中，并电连接到位于所述多条第 一控制栅极线的另一侧的所述有源鳍的顶表面和位于所述多条第二控制栅极 线的一侧的所述多晶硅鳍的底表面；第二贯通连接电极，置于所述另一层间介电层中，并电连接到位于所述 多条第二控制栅极线的另 一侧的所述多晶硅鳍的顶表面和位于所述多条第三 控制栅极线的一侧的所述另一多晶硅鳍的底表面；串选择线，置于所述多条第三控制栅极线的另一侧，并沿所述第二方向 与所述另一多晶硅鳍交叉；位线电极，电连接到所述另一多晶硅鳍，与所述串选择线相邻并与所述 ...

【专利技术属性】
技术研发人员：殷华湘，朴永洙，鲜于文旭，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]