半导体器件制造技术

本发明专利技术提供一种高耐压的半导体器件。由细长的主沟槽部（２６）和与主沟槽部的长度方向侧面连接的副沟槽部（２７）构成有源沟槽（２２ａ），在主沟槽部（２６）的底面上，配置其高度比第二导电类型的基底扩散区（３２ａ）的底面低的第二导电类型的埋入区（２４），在副沟槽部（２７）内配置与基底扩散区（３２ａ）接触的第二导电类型的有源沟槽充填区（２５）。埋入区（２４）经有源沟槽充填区（２５）与基底扩散区（３２ａ）接触。在１条有源沟槽（２２ａ）内，由于在埋入区（２４）之上的部分形成１条栅沟槽（８３），所以栅电极栓（４８）不被分断，电极图形变得简单。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及使半导体器件高耐压化的技术，特别是涉及在高耐压化的同时使破坏耐量得到提高的技术。
技术介绍
在功率半导体器件的
中，作为高耐压化的强有力的手段，研究了降低表面电场(RESURF)结构的元件。图38的符号101是MOSFET型的半导体器件的一个例子，在电阻值小的N型衬底111上通过外延生长形成电阻值大的N型电阻层112。在电阻层112的内部表面上，以同心状形成多个平面形状为方环状的P型保护区146b。在被最内周的保护区146b包围的区域，形成多个P型且细长形状的基底扩散(base difusion)区117，在各基底扩散区117内部表面的宽度方向中央位置，配置表面浓度比基底扩散区117高的P型且细长的欧姆扩散区120。另外，在基底扩散区117的内部表面的欧姆扩散区120的两侧位置，与欧姆扩散区120平行地配置N型且细长的源扩散区121。在基底扩散区117内部表面之中，源扩散区121的外周与基底扩散区117的外周之间的部分是沟道区122，在其上依次配置栅绝缘膜134和栅电极膜136。在栅电极膜136上配置层间绝缘膜137，在该层间绝缘膜137上配置与源扩散区121和欧姆扩散区120接触的源电极膜138。源电极膜138借助于层间绝缘膜137与栅电极膜136分离。因此，源电极膜138在与栅电极膜136绝缘的同时，与源扩散区121电连接，经欧姆扩散区120与基底扩散区117电连接。在源电极膜138的表面上形成保护膜139。在衬底111的背侧表面上形成漏电极膜130。在使源电极膜138接地、对漏电极膜130施加正电压的状态下，如果对栅电极膜136施加阈值电压以上的电压，则沟道区122反型为N型，借助于该反型层，源扩散区121和电阻层112连接起来。该状态是导通状态，从漏电极膜130向源电极膜138流过电流。如果从该状态使栅电极膜136处于与源电极膜138相同的电位，则反型层消失。其结果是，不流过电流，处于截止状态。在基底扩散区117的底部，配置P型基底埋入区146a，使之与基底扩散区117相接触。在截止状态下，对由基底扩散区117和基底埋入区146a构成的P型区域、与由电阻层112构成的N型区域之间的PN结进行反向偏置，从基底扩散区117和基底埋入区146a双方的PN结向P型区域和N型区域双方，大大扩展了耗尽层。基底埋入区146a是沿着细长的基底扩散区117延伸的方向的细长区域，在各基底扩散区117的宽度方向的中央位置各配置1个。各基底扩散区117相互平行地配置，基底埋入区146a相互间也成为相互平行。如果从各基底埋入区146a向横向扩展的耗尽层之间在相邻的基底埋入区146a的中央位置处接触，则被基底埋入区146a夹持的部分的电阻层112被耗尽层充满。另外，如果从基底埋入区146a或基底扩散区117向横向外侧扩展的耗尽层到达保护区146b，则耗尽层也从保护区146b开始扩展。在比最内周的保护区146b的宽度方向中央位置靠内侧的区域，在进行设定使得位于基底埋入区146a的底面与基底扩散区117的底面之间的降低表面电场区所包含的N型杂质量和P型杂质量相等的情况下，在施加了降低表面电场区内的N型区恰好被耗尽层充满的电压时，降低表面电场区内的P型区也被耗尽层充满。由于在该状态下降低表面电场区内的耗尽层的底面为平面，所以具有下述优点在施加比该电压大的电压而使耗尽层超出基底埋入区146a的底面向衬底111侧扩展时，恰好使耗尽层从平面结扩展，从而耐压增高。形成这样的耗尽层的杂质量及扩散结构被称为降低表面电场条件。专利文献1特开2003-101022号公报专利文献2特开2003-86800号公报虽然具有上述那样结构的半导体器件是高耐压的，但是在施加大的反相偏置时，会发生雪崩击穿。于是，一旦发生雪崩击穿则半导体器件101往往遭到破坏，所以希望开发一种高耐压且破坏耐量高的半导体器件。雪崩击穿有在比最内周的保护区146b靠内侧的有源区(activeregion)内发生的情况和在比有源区靠外侧的耐压区发生的情况。由于保护区146b被置于漂移电位，所以在耐压区发生雪崩击穿的情况下，因雪崩击穿而流过的电流集中在接近于最内周的保护区146b的基底扩散区117的周边，半导体器件101发生了破坏。与此相对照，当在有源区发生的情况下，电流流过基底扩散区117的底面的较宽区域，即使在耐压区发生的情况下破坏电流流过，也不至在有源区发生的情况下引起破坏。本专利技术的专利技术者们发现如果恰当地设定相邻地位于相同上述基底扩散区的底面的上述基底埋入区的距离Wm1、分别位于不同基底扩散区的底面而相邻的基底埋入区的距离Wm2和保护埋入区彼此之间的距离WPE之间的关系，则可得到满足配置有基底区的区域的降低表面电场条件同时破坏耐量高的半导体器件。
技术实现思路
本专利技术是基于上述见解而创作出的，第一方面所述的专利技术是一种半导体器件，具有第1导电类型的电阻层；第2导电类型的多个保护埋入区，形成在上述电阻层内部，被配置成同心状；第2导电类型的多个基底扩散区，配置在上述电阻层内部的表面附近，比最内周的上述保护埋入区靠内侧；第1导电类型的源扩散区，分别形成在比上述各基底扩散区的边缘靠内侧的区域的上述各基底扩散区内部的表面附近，比上述各基底扩散区浅；沟道区，在上述各基底扩散区的边缘附近，并在上述各基底扩散区的边缘与上述各源扩散区的边缘之间；栅绝缘膜，至少位于上述各沟道区上；栅电极膜，位于上述栅绝缘膜上；以及多个第2导电类型的基底埋入区，在上述各基底扩散区底面上各配置多个，分别连接于上述各基底扩散区上，位于相同的上述基底扩散区底面的相邻上述基底埋入区之间的距离Wm1、位于不同的上述基底扩散区的底面而相邻的上述基底埋入区之间的距离Wm2、以及在比上述基底扩散区的底面深的位置的上述保护埋入区彼此之间的距离WPE有下述(a)式的关系，即Wm1＜WPE＜Wm2……(a)，上述各基底埋入区的底面与上述各保护埋入区的底面位于实质上相同的深度，上述各基底扩散区的底面位于实质上相同的深度，在比最内周的上述保护埋入区的宽度方向中央位置靠内侧的区域中，上述基底埋入区和上述保护埋入区的底面与上述基底扩散区的底面之间的区域中包含的上述第1导电类型的杂质量Q1、以及上述第2导电类型的杂质量Q2有下述(b)式的关系，即0.90＜Q2/Q1……(b)。第二方面所述的专利技术是一种半导体器件，具有第1导电类型的电阻层；第2导电类型的多个保护埋入区，形成在上述电阻层内部，被配置成同心状；第2导电类型的多个基底扩散区，配置在上述电阻层内部的表面附近，比最内周的上述保护埋入区靠内侧；第1导电类型的源扩散区，分别形成在比上述各基底扩散区的边缘靠内侧的区域的上述各基底扩散区内部的表面附近，比上述各基底扩散区浅；沟道区，在上述各基底扩散区的边缘附近，并在上述各基底扩散区的边缘与上述各源扩散区的边缘之间；栅绝缘膜，至少位于上述各沟道区上；栅电极膜，位于上述栅绝缘膜上；以及多个第2导电类型的基底埋入区，在上述各基底扩散区底面上各配置多个，分别连接于上述各基底扩散区上，位于相同的上述基底扩散区底面的相邻上述基底埋入区之间的距离Wm1、位于不同的上述基底扩散区的底面而相邻的上述基底埋入区之间的距离Wm2、以及在比上述本文档来自技高网...

【技术保护点】
一种半导体器件，具有：第１导电类型的电阻层；第２导电类型的多个保护埋入区，形成在上述电阻层内部，被配置成同心状；第２导电类型的多个基底扩散区，配置在上述电阻层内部的表面附近，比最内周的上述保护埋入区靠内侧；第 １导电类型的源扩散区，分别形成在比上述各基底扩散区的边缘靠内侧的区域的上述各基底扩散区内部的表面附近，比上述各基底扩散区浅；沟道区，在上述各基底扩散区的边缘附近，并在上述各基底扩散区的边缘与上述各源扩散区的边缘之间；栅绝缘膜 ，至少位于上述各沟道区上；栅电极膜，位于上述栅绝缘膜上；以及多个第２导电类型的基底埋入区，在上述各基底扩散区底面上各配置多个，分别连接于上述各基底扩散区上，位于相同的上述基底扩散区底面的相邻上述基底埋入区之间的距离Ｗ ｍ↓［１］、位于不同的上述基底扩散区的底面而相邻的上述基底埋入区之间的距离Ｗｍ↓［２］、以及在比上述基底扩散区的底面深的位置的上述保护埋入区彼此之间的距离Ｗ↓［ＰＥ］有下述（ａ）式的关系，即Ｗｍ↓［１］＜Ｗ↓［ＰＥ］＜Ｗｍ↓［２］　 　……（ａ），上述各基底埋入区的底面与上述各保护埋入区的底面位于实质上相同的深度，上述各基底扩散区的底面位于实质上相同的深度，在比最内周的上述保护埋入区的宽度方向中央位置靠内侧的区域中，上述基底埋入区和上述保护埋入区 的底面与上述基底扩散区的底面之间的区域中包含的上述第１导电类型的杂质量Ｑ↓［１］、以及上述第２导电类型的杂质量Ｑ↓［２］有下述（ｂ）式的关系，即０．９０＜Ｑ↓［２］／Ｑ↓［１］……（ｂ）。...

【技术特征摘要】
【国外来华专利技术】JP 2004-3-29 095754/20041.一种半导体器件，具有第1导电类型的电阻层；笫2导电类型的多个保护埋入区，形成在上述电阻层内部，被配置成同心状；第2导电类型的多个基底扩散区，配置在上述电阻层内部的表面附近，比最内周的上述保护埋入区靠内侧；第1导电类型的源扩散区，分别形成在比上述各基底扩散区的边缘靠内侧的区域的上述各基底扩散区内部的表面附近，比上述各基底扩散区浅；沟道区，在上述各基底扩散区的边缘附近，并在上述各基底扩散区的边缘与上述各源扩散区的边缘之间；栅绝缘膜，至少位于上述各沟道区上；栅电极膜，位于上述栅绝缘膜上；以及多个第2导电类型的基底埋入区，在上述各基底扩散区底面上各配置多个，分别连接于上述各基底扩散区上，位于相同的上述基底扩散区底面的相邻上述基底埋入区之间的距离Wm1、位于不同的上述基底扩散区的底面而相邻的上述基底埋入区之间的距离Wm2、以及在比上述基底扩散区的底面深的位置的上述保护埋入区彼此之间的距离WPE有下述(a)式的关系，即Wm1＜WPE＜Wm2……(a)，上述各基底埋入区的底面与上述各保护埋入区的底面位于实质上相同的深度，上述各基底扩散区的底面位于实质上相同的深度，在比最内周的上述保护埋入区的宽度方向中央位置靠内侧的区域中，上述基底埋入区和上述保护埋入区的底面与上述基底扩散区的底面之间的区域中包含的上述第1导电类型的杂质量Q1、以及上述第2导电类型的杂质量Q2有下述(b)式的关系，即0.90＜Q2/Q1……(b)。2.一种半导体器件，具有第1导电类型的电阻层；第2导电类型的多个保护埋入区，形成在上述电阻层内部，被配置成同心状；第2导电类型的多个基底扩散区，配置在上述电阻层内部的表面附近，比最内周的上述保护埋入区靠内侧；第1导电类型的源扩散区，分别形成在比上述各基底扩散区的边缘靠内侧的区域的上述各基底扩散区内部的表面附近，比上述各基底扩散区浅；沟道区，在上述各基底扩散区的边缘附近，并在上述各基底扩散区的边缘与上述各源扩散区的边缘之间；栅绝缘膜，至少位于上述各沟道区上；栅电极膜，位于上述栅绝缘膜上；以及多个第2导电类型的基底埋入区，在上述各基底扩散区底面上各配置多个，分别连接于上述各基底扩散区上，位于相同的上述基底扩散区底面的相邻上述基底埋入区之间的距离Wm1、位于不同的上述基底扩散区的底面而相邻的上述基底埋入区之间的距离Wm2、以及在比上述基底扩散区的底面深的位置的上述保护埋入区彼此之间的距离WPE有下述(c)式的关系，即WPE＜Wm1＜Wm2……(c)，上述各基底埋入区的底面与上述各保护埋入区的底面位于实质上相同的深度，上述各基底扩散区的底面位于实质上相同的深度，在比最内周的上述保护埋入区的宽度方向中央位置靠内侧的区域中，上述基底埋入区和上述保护埋入区的底面与上述基底扩散区的底面之间的区域中包含的上述第1导电类型的杂质量Q1、以及上述第2导电类型的杂质量Q2有下述(d)式的关系，即Q2/Q1＜0.92……(d)。3.一种半导体器件，具有第1导电类型的电阻层；笫2导电类型的多个保护埋入区，形成在上述电阻层内部，被配置成同心状；第2导电类型的多个基底扩散区，配置在上述电阻层内部的表面附近，比最内周的上述保护埋入区靠内侧；笫1导电类型的源扩散区，分别形成在比上述各基底扩散区的边缘靠内侧的区域的上述各基底扩散区内部的表面附近，比上述各基底扩散区浅；沟道区，在上述各基底扩散区的边缘附近，并在上述各基底扩散区的边缘与上述各源扩散区的边缘之间；栅绝缘膜，至少位于上述各沟道区上；栅电极膜，位于上述栅绝缘膜上；以及多个第2导电类型的基底埋入区，在上述各基底扩散区底面上各配置多个，分别连接于上述各基底扩散区上，位于相同的上述基底扩散区底面的相邻上述基底埋入区之间的距离Wm1、位于不同的上述基底扩散区的底面而相邻的上述基底埋入区之间的距离Wm2、以...

【专利技术属性】
技术研发人员：九里伸治，宍户宽明，三川雅人，大岛宏介，栗山昌弘，北田瑞枝，
申请(专利权)人：新电元工业株式会社，
类型：发明
国别省市：JP[日本]