集成电路元件及其形成方法技术

本发明专利技术公开一种集成电路元件及其形成方法，该集成电路包括：导电材料，部分嵌入介电层开口，其中该导电材料的侧壁及底部被第一阻挡层包覆；以及第二阻挡层，其包覆导电材料的顶部；其中该导电材料及第一阻挡层侧壁凸出至预定高度，该预定高度高于介电层的顶部表面以形成部分镶嵌式结构。本发明专利技术可增进对上方介电层的附着力。

【技术实现步骤摘要】

本专利技术涉及，特别涉及增加镶嵌导电结构对上层如低介电常数层的附着力。
技术介绍
镶嵌式工艺已广泛用在集成电路中，以形成内连线、介层插塞、焊垫等多层结构。一般公知的晶片工艺包括在半导体基板上形成有源半导体元件，之后再形成多层的导电线路如介层插塞、内连线及其最上层的焊垫，用以连接至外部电路。在晶片的各晶粒区上形成各种元件后，后续工艺还包括如晶片允收测试(WAT)、切割工艺形成单一的晶粒，芯片封装等，这时多层结构会受到热应力与机械应力，包括平行于元件厚度的剪力(shear forces)。该剪力会导致多层结构中的某一层或多层剥落。尤其在使用低介电常数层时，该问题会更加严重，因为一般来说，低介电常数材料的机械强度较低并且对上层材料的附着力较差。例如，在形成晶粒及封装时，多层结构的剪力模数(shear modulus)(对剪力的抵抗能力)是非常重要的。公知的文献已有记载解决该问题的方法，但公知的技术仍无法提供多层结构足够的剪力抵抗性，导致元件的合格率及可靠度不佳。因此业界需要针对上述问题加以改善，以提供多层镶嵌结构更佳的结构稳定性与抗剪力性质。
技术实现思路
有鉴于此，本专利技术提供多层半导体元件，其镶嵌导电结构具有较佳的抗剪力特性，可克服目前技术的缺点及不足。本专利技术提供一种部分嵌入及包覆镶嵌结构，以增加对上方介电层的附着力。在本专利技术实施例中，集成电路元件包括导电材料，部分嵌入介电层开口中；其中该导电材料被包覆于第一阻挡层的侧壁及底部，第二阻挡层位于其上方，该导电材料及第一阻挡层侧壁凸出预定高度(predetermined height)，高过介电层的顶部表面以形成部分镶嵌式结构。本专利技术所述一种集成电路元件，包括导电材料，部分嵌入介电层的开口中；第一阻挡层，部分嵌入该介电层的该开口中，其中该第一阻挡层包括覆盖该导电材料的侧壁的第一部分；以及第二阻挡层，覆盖该导电材料的顶部；其中该导电材料及该第一阻挡层的第一部分在该介电层的顶部表面凸出预定高度，以形成部分镶嵌式结构。本专利技术所述的集成电路元件，其中该预定高度约大于X(1-1/e)，其中X为该第一阻挡层的该第一部分的厚度，并且该常数e为自然对数。本专利技术所述的集成电路元件，其中该第一阻挡层包括难熔金属或难熔金属氮化物。本专利技术所述的集成电路元件，其中该第一阻挡层包括钴、钨、或其组合。本专利技术所述的集成电路元件，其中该第二阻挡层包括导电合金，该导电合金包括Si、Ge、或其的组合。本专利技术所述的集成电路元件，其中该第二阻挡层包括导电合金，该导电合金包括钴、钨、或其的组合。本专利技术所述的集成电路元件，其中该第二阻挡层的晶粒尺寸基本等于或大于该第一阻挡层的该第一部分。本专利技术所述的集成电路元件，还包括介电覆盖层覆盖部分该镶嵌结构。本专利技术所述一种集成电路元件的形成方法，包括提供介电层；在该介电层上形成开口；沿该开口沉积第一阻挡层；以导电材料填充该开口；移除该介电层上的该导电材料及该第一阻挡层，以形成镶嵌结构；移除该介电层的部分厚度，使该镶嵌结构凸出了高于该介电层顶部表面的预定高度，以形成部分镶嵌式结构；以及在该导电材料顶部上形成第二阻挡层。本专利技术所述的形成集成电路元件的方法，其中该预定高度大于约X(1-1/e)，其中X为覆盖该导电材料的该第一阻挡层侧壁部的厚度，以及该常数e为自然对数。本专利技术所述的形成集成电路元件的方法，其中该阻挡层包括难熔金属或难熔金属氮化物。本专利技术所述的形成集成电路元件的方法，其中该第二阻挡层包括导电合金，该导电合金包括选择金属如Si、Ge、或其的组合。本专利技术所述的形成集成电路元件的方法，其中该第二阻挡层包括平均晶粒尺寸基本等于或大于覆盖该导电材料的第一阻挡层侧壁的第一部分。本专利技术所述的形成集成电路元件的方法，还包括形成介电覆盖层以覆盖该部分镶嵌式结构。附图说明图1A-1H显示本专利技术多层结构的实施例。图2显示本专利技术实施例的流程图。其中，附图标记说明如下12～低介电常数层；14A、14B～开口； 16A～阻挡层；16B～覆盖阻挡层； 18～导电层； 20A、20B～镶嵌结构；22～介电覆盖层； 24～第二介电层； 26～镶嵌结构；28A～阻挡层； 28B～覆盖阻挡层；28C～导电层；D1、D2～预定高度具体实施方式为了让本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下本专利技术除了可用于形成导电镶嵌结构之外也可应用于单一镶嵌结构如介层插塞、内连线、双重镶嵌及焊垫等堆栈镶嵌结构(stacked damascene)。部分的导电镶嵌结构比介电层表面高出选择性的高度，如凸出了高于介电层表面的预定高度，并且利用阻挡层选择性地包覆导电材料，该镶嵌式结构可增加对上方介电层如低介电常数层的附着力。参照图1A显示的镶嵌结构。在下层上(未示出)形成低介电常数层12，以构成多层结构的一部分，该下层包括一个或多个导电区如介层插塞和/或内连线(未示出)以形成元件导线。利用公知技术在介电层12上图案化光致抗蚀剂层(未示出)形成开口14A、14B，该图案化光致抗蚀剂层包括最上方的有机或无机底部抗反射层(BARC layer)如非晶碳、氮氧化硅(silicon oxynitride)、碳化硅(SiC)、氮碳化硅(SiCN)、或碳掺杂的氧化硅。可以利用等离子辅助蚀刻法如反应式离子蚀刻来完成图案化光致抗蚀剂层(patterned resist layer)以形成开口14A、14B。介电层12最好以低介电常数材料如碳和/或氟掺杂氧化硅、有机硅玻璃(OGS)、及氟硅玻璃(FSG)等其它方法来形成。其它适合用于形成介电层12的低介电常数材料包括硅氧烷如氢化倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)、聚亚芳香醚(poly(arylene)ethers))、苯环丁烯(BCB)、纳米多孔氧化硅、及有机硅烷和/或有机硅氧烷等前体。低介电常数的意思为介电常数低于约3.5，最好低于约3.0。介电层12可包括一个或多个中间蚀刻停止层(未示出)如氮化硅(SiNx，2≥x＞0)、氮氧化硅(SiON)、碳化硅(SiC)、碳掺杂氧化硅(SiON)、氮碳化硅(SiCN)、或其组合，因而可分开上介电层与下介电层，形成双镶嵌结构。图1B显示形成开口14A、14B后，在介电层12及开口14A、14B上包覆阻挡层16A。该阻挡层包括难熔金属和/或难熔金属氮化物，如钽、氮化钽、钛、钨化钴(CoWx，3≥x＞0)、硼或磷掺杂CoWx、或其组合。图1C显示开口沉积导电层18，例如金属如铝、铜、银及其合金或组合物。该金属的沉积可利用一般的沉积工艺如化学气相沉积法(CVD)、等离子体增强化学气相沉积法(PECVD)、物理气相沉积法(PVD)及电化学沉积(ECD)等方法。图1D显示可利用干回蚀刻法及/或第一化学机械研磨(CMP)工艺将介电层12上的导电层18及阻挡层16移除，其中第一CMP工艺停止于介电层12，以形成镶嵌结构20A、20B较佳。图1E显示本专利技术的重要实施例，第二CMP工艺(或其它化学移除工艺如稀释的氟化氢或物理移除工艺如临场再溅镀阻挡16)可选择移除介电层12顶部厚度，使介电层12顶部表面与镶嵌结构20A、20B分离，包括阻挡层16A侧壁会凸出介电层12表面。本专利技术另一重要实施例本文档来自技高网...

【技术保护点】
一种集成电路元件，包括：导电材料，部分嵌入介电层的开口中；第一阻挡层，部分嵌入该介电层的该开口中，其中该第一阻挡层包括覆盖该导电材料的侧壁的第一部分；以及第二阻挡层，覆盖该导电材料的顶部；其中该导电材料及该第 一阻挡层的第一部分在该介电层的顶部表面凸出预定高度，以形成部分镶嵌式结构。

【技术特征摘要】
US 2005-9-30 11/241,3551.一种集成电路元件，包括导电材料，部分嵌入介电层的开口中；第一阻挡层，部分嵌入该介电层的该开口中，其中该第一阻挡层包括覆盖该导电材料的侧壁的第一部分；以及第二阻挡层，覆盖该导电材料的顶部；其中该导电材料及该第一阻挡层的第一部分在该介电层的顶部表面凸出预定高度，以形成部分镶嵌式结构。2.如权利要求1所述的集成电路元件，其中该预定高度约大于X(1-1/e)，其中X为该第一阻挡层的该第一部分的厚度，并且该常数e为自然对数。3.如权利要求1所述的集成电路元件，其中该第一阻挡层包括难熔金属或难熔金属氮化物。4.如权利要求1所述的集成电路元件，其中该第一阻挡层包括钴、钨、或其组合。5.如权利要求1所述的集成电路元件，其中该第二阻挡层包括导电合金，该导电合金包括Si、Ge、或其组合。6.如权利要求1所述的集成电路元件，其中该第二阻挡层包括导电合金，该导电合金包括钴、钨、或其组合。7.如权利要求1所述的集成电路元件，其中该第二阻挡层的晶粒尺寸基本等于或大于该第一阻挡层的该第一部分。8.如权...

【专利技术属性】
技术研发人员：王昭雄，吴炳坤，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]