半导体结构及其制造方法技术

一种半导体结构及其制造方法，其中该半导体结构包括：一基底；一第一低介电常数介电层，其覆盖该基底，包括一第一区以及一第二区；多个导电构件，其位于该低介电常数介电层内；一上盖层，其位于所述导电构件的至少一部分上；以及一介电上盖层，其覆盖该第一低介电常数介电层的第二区上，且未设置于该第一区，其中位于该第二区内的所述导电构件比位于该第一区内的所述导电构件的间距更宽。该介电上盖层优选具有一固有压缩应力。

【技术实现步骤摘要】

本专利技术涉及一种集成电路的内连结构，且特别涉及一种镶嵌制程。
技术介绍
一般而言，集成电路包括多个被内联线路的间隔物所阻隔的金属线路图案，以及诸如总线线路(bus lines)、位线路(bit lines)、字符线路(word lines)与逻辑内联机路(logic interconnect lines)的多个内联机路。这些垂直地分隔开的金属线路的图案通过形成于其间的介层物(vias)电连接。金属线路形成于如沟槽般的开口内且通常大体平行于半导体基底而延伸。根据不同的电路技术，上述的半导体装置可能包括八层或八层以上的金属线路，以满足元件外型与微型化的需要。已有的形成金属线路或介层物的其中一个方法是所谓的镶嵌法(damascene)。一般而言，镶嵌法在用于分隔垂直间隔的金属膜层的一介电内连膜层内形成一开口。该开口通常通过传统的光刻以及蚀刻技术所形成。并在开口形成后，在开口内填入如铜或铜合金的金属材料，以形成一介层物。接着利用化学机械研磨法(CMP)移除位于介电内连层表面的多余金属材料。与铝相比，由于铜具有较低的电阻与较佳的可靠性，因此其逐渐取代铝的使用。然而，当组件尺寸更为缩小而线路密度更为提高时，铜的应用仍会存在如电致迁移(EM)与应力迁移(SM)等可靠性的问题。在已有的内连结构中，金属导线通常由铜或铜合金所构成并通过介层物所连接。此外，还形成有蚀刻停止层以提供较佳的蚀刻控制。另外，形成有扩散阻挡层，以避免铜扩散进入邻近的低介电常数介电材料层中。这里，蚀刻停止层在结构中起到非常重要的作用，由于其作为蚀刻停止之用，该蚀刻停止层还提供扩散阻挡的功效，从而避免铜扩散进入上方的低介电常数介电层，低介电常数介电层通常为多孔(porous)结构，因而铜容易扩散进入。然而，前述的结构在尺寸缩小的集成电路仍存在功能上的问题。与具有低介电常数介电膜层相比，该蚀刻停止层通常由较高的介电常数的介电材料所构成。本领域的普通技术人员能够理解，由于电容器的电容值正比于位于两电容板间的介电材料的介电常数，且由于蚀刻停止层具有较高的介电常数值，因此介于电容板(即金属线)间的材料的有效介电常数值因而增加。这样，介于同一金属化膜层内的两紧密设置的金属线间的电容值也因而增加。这样，会增加集成电路的阻容延迟(RC delay)。因此，为了解决上述问题，便提出了形成金属上盖层以取代位于铜线上的蚀刻停止层的非蚀刻停止层技术。该金属上盖层通常由可避免铜扩散的材质所形成，且可避免铜扩散进入上方的低介电常数介电层中。由于不存在蚀刻停止层，因此可以降低寄生电容值。然而，上述非蚀刻停止层技术也衍生出了其它问题。由于低介电常数介电层通常表现出一固有拉伸应力(inherent tensile stress)。而堆栈的拉伸膜层则当厚度超过一临界值时，即所谓的破裂临界值时倾向于破裂。而蚀刻停止层通常表现出一固有压缩应力(inherent compressive stress)，且对半导体结构提供了一结构支撑能力，因而可避免上方与下方低介电常数介电膜层发生破裂。由于没有蚀刻停止层，因而导致所形成的半导体结构较为脆弱。这样，为了维持半导体结构的集积度且不影响集成电路的性能，需要一种形成内连结构的新的方法。
技术实现思路
有鉴于此，本专利技术提供了一种无蚀刻停止层的半导体内连结构及其制造方法。根据本专利技术的一实施例，本专利技术提供了一种半导体结构，包括一基底；一第一低介电常数介电层，其覆盖该基底，包括一第一区以及一第二区；多个导电构件，其位于该低介电常数介电层内；一上盖层，其位于所述导电构件的至少一部分上；以及一介电上盖层，其覆盖该第一低介电常数介电层的第二区上且未设置于该第一低介电常数介电层的该第一区，其中位于该第二区内的所述导电构件比位于该第一区内的所述导电构件具有更宽的间距。根据本专利技术的另一实施例，在上述第一低介电常数介电层中形成有多个凹口。这些凹口具有大于10埃的深度，且该深度优选地介于10-200埃。优选地，该介电上盖层具有一压缩应力。该第一低介电常数介电层具有一固有拉伸应力。优选地，位于该第一区内的所述导电构件具有小于所述导电构件线宽200％的间距。位于该第二区内的所述导电构件具有大于所述导电构件线宽的300％的间距。优选地，该半导体结构还包括一虚设结构，其位于该第二区内。根据本专利技术的另一实施例的半导体结构，还包括一第二低介电常数介电层，其位于该介电上盖层；一第一介层物，其位于该第二低介电常数介电层内并连接于该上盖层；以及一上层导电构件，其位于该第二低介电常数介电层内并位于该介层物上。优选地，该第一低介电常数介电层与该第二低介电常数介电层具有不同的介电常数。根据本专利技术的又一实施例的半导体结构还包括一第三低介电常数介电层，其位于该第二低介电常数介电层上。而在该第三低介电常数介电层内设置有多个导电构件，且所述导电构件优选地比位于第一与第二低介电常数介电层内的导电构件具有更宽的间距。而在该第二与第三低介电常数介电层间则可选择性地形成一介电上盖层。该介电上盖层可间隔地形成于更上层的低介电常数介电层上。优选地，该半导体结构还包括一第二介电上盖层，其位于该第二低介电常数介电层的一第三区上，且该第二低介电常数介电层的一第四区上不具有该第二介电上盖层。优选地，该第三区的尺寸大于该第一区的尺寸，而该第四区的尺寸大于该第二区的尺寸。优选地，在该第二低介电常数介电层与该第三低介电常数介电层间未设置有该介电上盖层。根据本专利技术的又一实施例，本专利技术提供了一种半导体结构的制造方法，包括下列步骤提供一基底；形成一第一低介电常数介电层以覆盖该基底；在该第一低介电常数介电层内的一第一区以及一第二区内形成多个开口；在所述开口内填入一导电材料以形成多个导电构件；在所述导电构件上选择性地形成一上盖层；以及仅在该第一低介电常数介电层的第二区上形成一介电上盖层，其没有覆盖该第一低介电常数介电层的第一区，其中位于该第二区内的所述导电构件比位于该第一区内的所述导电构件具有更宽的间距。优选地，该上盖层由无电电镀方式所形成。优选地，该介电上盖层由选自化学气相沉积、物理气相沉积、旋转涂布玻璃与原子层沉积等方式所组成的群组中的一种方式所形成。优选地，根据本专利技术的半导体结构的制造方法还包括下列步骤在该上盖层及该介电上盖层之上形成一第二低介电常数介电层；以及在该第二低介电常数介电层内形成一介层物与一上层导电构件，其中该介层物耦接位于该第一低介电常数介电层内的所述导电构件的其中之一以及该上层导电构件。优选地，还包括在该第二低介电常数介电层的一第三区域内形成一额外介电上盖层的步骤，其中在该第二低介电常数介电层上的一第四区域内大体不存在额外的介电上盖层。优选地，还包括在该第二低介电常数介电层上形成一第三低介电常数介电层的步骤，其中在该第二低介电常数介电层与该第三低介电常数介电层间不存在介电上盖层。本专利技术具有如下有益效果首先，可局部形成压缩膜层并且在结构上支撑了低介电常数介电层，特别适于低介电常数介电层的应用，因而可降低膜层破裂的可能性。其次，由于将会移除具有紧邻导线的区域内的压缩膜层，因此可降低或消除压缩层的负面影响，由此可降低寄生电容值。为了让本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并结合本文档来自技高网...

【技术保护点】
一种半导体结构，包括：一基底；一第一低介电常数介电层，其覆盖该基底，包括一第一区以及一第二区；多个导电构件，其位于该第一低介电常数介电层内；一上盖层，其位于所述导电构件的至少一部分上；以及一介电上盖层 ，其覆盖该第一低介电常数介电层的第二区上且未设置于该第一低介电常数介电层的第一区，其中位于该第二区内的所述导电构件比位于该第一区内的所述导电构件具有更宽的间距。

【技术特征摘要】
US 2005-12-5 11/294,1401.一种半导体结构，包括一基底；一第一低介电常数介电层，其覆盖该基底，包括一第一区以及一第二区；多个导电构件，其位于该第一低介电常数介电层内；一上盖层，其位于所述导电构件的至少一部分上；以及一介电上盖层，其覆盖该第一低介电常数介电层的第二区上且未设置于该第一低介电常数介电层的第一区，其中位于该第二区内的所述导电构件比位于该第一区内的所述导电构件具有更宽的间距。2.根据权利要求1所述的半导体结构，其中该介电上盖层具有一压缩应力。3.根据权利要求1所述的半导体结构，其中该第一低介电常数介电层具有一固有拉伸应力。4.根据权利要求1所述的半导体结构，其中位于该第一区内的所述导电构件具有小于所述导电构件线宽200％的间距。5.根据权利要求1所述的半导体结构，其中位于该第二区内的所述导电构件具有大于所述导电构件线宽的300％的间距。6.根据权利要求1所述的半导体结构，其中该半导体结构还包括一虚设结构，其位于该第二区内。7.根据权利要求1所述的半导体结构，其中该半导体结构还包括一第二低介电常数介电层，其位于该介电上盖层上；一第一介层物，其位于该第二低介电常数介电层内并连接于该上盖层；以及一上层导电构件，其位于该第二低介电常数介电层内并位于该第一介层物上。8.根据权利要求7所述的半导体结构，其中该第一低介电常数介电层与该第二低介电常数介电层具有不同的介电常数。9.根据权利要求7所述的半导体结构，其中该半导体结构还包括一第三低介电常数介电层，其位于该第二低介电常数介电层上，其中该第三低介电常数介电层具有高于该第一低介电常数介电层的介电常数。10.根据权利要求9所述的半导体结构，其中该半导体结构还...

【专利技术属性】
技术研发人员：吴仓聚，章勋明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]