制作应变硅晶体管的方法技术

一种制作应变硅晶体管的方法。首先提供一半导体衬底，该半导体衬底上包括有一栅极、至少一间隙壁以及一源极／漏极区域。然后进行一第一快速升温退火工艺，接着移除该间隙壁，并形成一高张力薄膜（ｈｉｇｈ　　ｔｅｎｓｉｌｅ　　ｓｔｒｅｓｓ　　ｆｉｌｍ）于该栅极与该源极／漏极区域表面，随后进行一第二快速升温退火工艺。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件工艺，尤其涉及一种。
技术介绍
随着半导体工艺的线宽的不断缩小，MOS晶体管的尺寸也不断地朝向微型化发展，然而目前半导体工艺的线宽已发展至瓶颈的情况下，如何提升载流子迁移率以增加MOS晶体管的速度已成为目前半导体
中的一大课题。在目前已知的技术中，已有使用应变硅(strained silicon)作为衬底的MOS晶体管，其利用硅锗(SiGe)的晶格常数与单晶硅(single crystal Si)不同的特性，使硅锗外延层产生结构上应变而形成应变硅。由于硅锗层的晶格常数(lattice constant)比硅大，这使得硅的能带结构(band structure)发生改变，而造成载流子移动性增加，因此可增加MOS晶体管的速度。然而，上述现有技术仍存在有待克服的缺点。首先，硅锗层是以整面晶片沉积，使得NMOS晶体管与PMOS晶体管的个别调整或最佳化较为困难。其次，硅锗层一般具有较差的热传导性，且部分的掺杂剂在硅锗层扩散较快，也会导致源极或漏极区域内的掺杂轮廓不尽理想。除此之外，在进行选择性外延成长工艺来于源极或漏极预定区域内填入硅锗层虽能增进应变硅PMOS晶体管的空穴迁移率，但也会同时折损NMOS晶体管的电子迁移率，进而影响晶体管的效能。有鉴于此，目前业界普遍应用在增加NMOS晶体管的电子迁移率的方法，其是于NMOS晶体管形成后沉积一由氮化硅或氧化硅所构成的高张力薄膜(high tensile stress film)于NMOS晶体管表面，然后利用此高张力薄膜的应力(stress)来拉大NMOS晶体管下方的半导体衬底内的晶格排列，进而有效增加NMOS晶体管的电子迁移率。请参照图1至图3，图1至图3为现有制作一应变硅NMOS晶体管的方法示意图。如图1所示，首先提供一半导体衬底10，例如一硅衬底，且半导体衬底10上包括一栅极结构12。其中，栅极结构12包括一栅极氧化层(gate oxide)14、一位于栅极氧化层14上的栅极16、一位于栅极16顶表面的覆盖层(cap layer)18以及一氧化物-氮化物-氧化物偏位间隙壁(ONOoffset spacer)20。一般而言，栅极氧化层14是由二氧化硅(silicon dioxide，SiO2)所构成，栅极16是由掺杂多晶硅(doped polysilicon)所构成，而覆盖层18则是由一氮化硅层所组成，用以保护栅极16。此外，栅极结构12所在的有源区域(active area)外围的半导体衬底10内另环绕有一浅沟隔离(STI)22。如图2所示，随后进行一离子注入(ion implantation)工艺，以于间隙壁20周围的半导体衬底10内形成一源极/漏极区域26。然后进行一快速升温退火(rapid thermal annealing，RTA)工艺，以活化源极/漏极区域26内的掺杂剂，并同时修补在离子注入工艺中受损的半导体衬底10表面的晶格结构。如图3所示，接着形成一高张力薄膜(high tensile stress film)28，例如由氮化硅或氧化硅所组成的薄膜覆盖于栅极结构12与源极/漏极区域26表面。紧接着进行另一快速升温退火(RTA)工艺，藉此拉大栅极16下方的半导体衬底10、亦即沟道(channel)处的晶格排列，进而提升应变硅NMOS晶体管的电子迁移率。然而，由于现有制作高张力薄膜28的方法是于NMOS晶体管形成后直接覆盖一高张力薄膜28于此NMOS晶体管的栅极结构12与源极/漏极区域26表面，因此会因栅极结构12的间隙壁20的阻隔，而无法有效利用高张力薄膜28的应力来提升NMOS晶体管的电子迁移率，尤其在65纳米以下的半导体工艺，这种情况会更为明显。
技术实现思路
因此，本专利技术的主要目的在于提供一种，以改善现有无法有效提升NMOS晶体管的电子迁移率的问题。根据本专利技术，揭露一种。首先提供一半导体衬底，该半导体衬底上包括一栅极、至少一间隙壁以及一源极/漏极区域。然后进行一第一快速升温退火工艺，接着移除该间隙壁，并形成一高张力薄膜(high tensile stress film)于该栅极与该源极/漏极区域表面，随后进行一第二快速升温退火工艺。根据本专利技术，还揭露一种。首先提供一半导体衬底，该半导体衬底上包括一栅极、至少一间隙壁以及一源极/漏极区域。然后移除该间隙壁，并形成一高张力薄膜于该栅极与该源极/漏极区域表面。接着进行一快速升温退火工艺，以同时活化该源极/漏极区域内的掺杂剂以及拉大该栅极下的该半导体衬底的晶格排列。由于本专利技术是于栅极、间隙壁以及源极/漏极区域形成后先移除环绕于栅极周围的间隙壁，然后再沉积一高张力薄膜于栅极与源极/漏极区域表面，并同时进行一快速升温退火工艺，因此可藉由拉大半导体衬底的沟道区域的晶格排列来减少电子流动的阻碍，进而提升应变硅晶体管的应力与电子迁移率。附图说明图1至图3为现有制作一应变硅NMOS晶体管的方法示意图；图4至图6为本专利技术制作一应变硅NMOS晶体管的方法示意图；图7为本专利技术的高张力薄膜与现有高张力薄膜的应力比较图。主要元件符号说明10 半导体衬底12 栅极结构14 栅极氧化层16 栅极18 覆盖层20 间隙壁22 浅沟隔离 24 凹槽26 硅锗层60 半导体衬底62 浅沟隔离 63 栅极结构64 栅极氧化层66 栅极67 衬氧化层 68 覆盖层70 间隙壁72 凹槽74 源极/漏极区域 76 高张力薄膜具体实施方式请参照图4至图6，图4至图6为本专利技术制作一应变硅NMOS晶体管的方法示意图。如图4所示，首先提供一半导体衬底60，例如一硅晶片(wafer)或一硅覆绝缘(SOI)衬底，且半导体衬底60上至少具有一栅极结构63。其中，栅极结构63另包括一栅极介电层64、一位于栅极介电层64上的栅极66、一位于栅极66顶表面的覆盖层68、一覆盖于栅极66周围的衬氧化层67以及一设于衬氧化层67上的间隙壁70。一般而言，栅极介电层64可为一利用热氧化或沉积等工艺所形成的氧化硅层所构成，栅极66是由掺杂多晶硅(doped polysilicon)所构成，间隙壁70可为一氧化物-氮化物间隙壁或一氮化物间隙壁，而覆盖层68则可由一用以保护栅极66的氮化硅层或多晶金属硅化物(polycide)所组成。此外，栅极结构63所在的有源区域(AA)外围的半导体衬底60内还环绕一浅沟隔离(STI)62。接着进行一离子注入(ionimplantation)工艺，以于栅极66周围的半导体衬底60中形成一源极/漏极区域74。如图5所示，然后移除设置于栅极66周围的问隙壁70(如图中所示)或同时移除衬氧化层67与间隙壁70，并进行一快速升温退火(rapid thermalannealing，RTA)工艺，以利用900至1050℃的高温来活化源极/漏极区域74内的掺杂剂，并同时修补在各离子注入工艺中受损的半导体衬底60表面的晶格结构。如图6所述，接着于半导体衬底60上形成一高张力薄膜(high tensilestress film)76，例如由氮化硅或氧化硅所组成的薄膜，并覆盖于栅极66顶部、栅极66周围与源极/漏极区域74表面。紧接着再进行另一低温快速升温退火工艺，藉本文档来自技高网...

【技术保护点】
一种制作应变硅晶体管的方法，该方法包括下列步骤：提供一半导体衬底，该半导体衬底上包括有一栅极、至少一间隙壁以及一源极／漏极区域；进行一第一快速升温退火工艺；移除该间隙壁，并形成一高张力薄膜于该栅极与该源极／漏极区域表面；以及进行一第二快速升温退火工艺。

【技术特征摘要】
1.一种制作应变硅晶体管的方法，该方法包括下列步骤提供一半导体衬底，该半导体衬底上包括有一栅极、至少一间隙壁以及一源极/漏极区域；进行一第一快速升温退火工艺；移除该间隙壁，并形成一高张力薄膜于该栅极与该源极/漏极区域表面；以及进行一第二快速升温退火工艺。2.如权利要求1所述的方法，其中该半导体衬底包括晶片或硅覆绝缘衬底。3.如权利要求1所述的方法，其中该应变硅晶体管还包括一栅极介电层，设于该栅极与该半导体衬底之间。4.如权利要求1所述的方法，其中该栅极顶部还包括一覆盖层，位于该栅极上方。5.如权利要求1所述的方法，其中该源极/漏极区域是利用一离子注入工艺所形成。6.如权利要求1所述的方法，其中该方法在进行该第二快速升温退火工艺后还包括移除该高张力薄膜的步骤，以于该栅极与该源极/漏极区域表面移除该高张力薄膜。7.如权利要求1所述的方法，其中该高张力薄膜包括氮化硅(SiN)与氧化硅(SiO2)。8.如权利要求1所述的方法，其中该应变硅晶体管包括应变硅NMOS晶体管。9.一种制作应变...

【专利技术属性】
技术研发人员：黄正同，梁佳文，郑子铭，沈泽民，盛义忠，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]