分段场效应晶体管的制造方法技术

公开了一种场效应器件的制备方法，包括以下步骤：提供晶体半导体材料的第一层，其中所述第一层设置在绝缘体层上；制备壁和第二层的形成体，其中所述第二层设置在所述第一层上，所述壁设置在所述第二层上，其中所述壁具有内部和外部；以及将所述形成体转移到所述第一层内产生由所述晶体半导体材料组成的内核，所述内核包括所述场效应器件的本体，所述本体具有至少一个垂直取向部分和至少一个水平取向部分。

【技术实现步骤摘要】

本专利技术涉及集成电路及其制造领域。更具体地，本专利技术涉及具有水平取向和垂直取向分段(section)的器件本体的场效应半导体器件。
技术介绍
今天的晶体管包括大量的器件。要增强性能和提高可靠性，器件较小是关键。随着FET(场效应晶体管)器件按比例缩小，技术已变得越来越复杂。在深亚微米各代的器件中，要提高性能非常困难。沿寻求更高器件性能的路线，已研究几种途径以保持器件性能提高，缩小FET器件的比例是目前CMOS器件技术的指导原则。然而，直接缩小尺寸存在明显的限制，其中当器件缩小到纳米范围时，短沟道效应(SCE)变成主要问题。该问题的解决方式是使用双栅极器件。这种器件不是简单的一个表面上形成的平面结构，而是器件本体两侧面上形成的结构。双栅极器件比常规的器件能进一步缩小比例的原因较复杂，但是在技术文献中已有介绍，例如在H.-S.P.Wong等人的“Device Design Considerations for Double-Gate，Ground-Plane，andSingle-Gated Ultra-Thin SOI MOSFET’s at the 25nm Channel LengthGeneration”，1998IEDM Tech Dig.，407-10页。双栅极器件的变形称做FinFET器件。在FinFET中，晶体管的本体形成在垂直结构中。FinFET的栅极将垂直取向的本体结合在两面或侧面上。FinFET具有几个优点，例如更好的SCE并有希望扩展主要的半导体技术。一般来说，FinFET器件及制造与绝缘体上半导体(SOI)，通常指绝缘体上硅的技术结合。可以为常规的平面型或垂直取向的SOI器件制备在设置于绝缘体层之上的薄半导体层中。更常见，绝缘体层称做硅(Si)衬底上的埋置氧化层。存在在更薄的SOI层中制备平面FET的趋势，由此提高了性能。现有技术的平面SOI器件具有所谓的全耗尽本体，意味着除了由沟道中的栅电极引入的载流子之外，本体中缺少移动电荷载流子。由于垂直取向结构很窄，因此FinFET器件通常也具有全耗尽本体。同样，当本体在由栅电极接合的两个面之间全耗尽时，具有在垂直取向的本体相对侧面有栅极的优点将更加突出。FinFET器件的其中一个缺点是由于器件的宽度由翅片(Fin)的高度确定，因此所有的FinFET器件宽度都相同。器件宽度的均匀性限制了电路设计。
技术实现思路
本专利技术教授了一种具有可变宽度的类似FinFET的器件的结构和制造方法。计划的器件包括类似FinFET的结构与超薄平面结构组合，产生多面器件。一般来说，本公开教导了绝缘层上的FET器件，当器件具有垂直取向和水平取向部分的组合时，产生了对类似FinFET的结构耦合控制具有几乎任意能力的器件。本专利技术教授了制造这种结构的方法。一种方法使用侧壁和绝缘体层的组合，绝缘体层设置在SOI层上，产生了竖立在构图的绝缘体层上的壁形成体。然后借助几个蚀刻步骤将形成体转移到SOI层内。竖立壁的位置处，将存在形成在SOI中的Fin，得到本体的垂直取向部分。在绝缘体层覆盖SOI的位置处，露出(emerge)本体的水平取向部分。制造分段的本体之后，进一步的处理在SOI上产生分段FET器件，与FinFET器件的优点与超浅平面SOI器件的优点结合。这样可以用优良的布局密度控制器件宽度。附图说明从附带的详细说明和附图中，本专利技术的这些和其它特点将变得很显然，其中图1示出了分段FET的多个实施例的本体区的示意性剖面图；图2示出了分段FET的示意性俯视图和剖面图；图3到7示出了分段FET的代表性制造方法的各阶段；以及图8示出了含有至少一个分段FET的至少一个芯片的处理器的符号(symbolic)图。具体实施例方式图1示出了分段FET的多个实施例的本体区的示意性剖面图。一般来说，场效应晶体管为通过器件的两部分(源和漏)之间的栅电极控制电流流动的器件。栅电极在器件的本体上施加电场进行控制。本体位于源和漏之间，栅电极在表面或面(face)上接合本体。栅极通常(但不是必须)通过栅极介质与本体的面或各面隔开。FET的本体是晶体半导体，在栅电极施加电场的面上可以形成源和漏之间的导电沟道。本领域中已知的常见FET具有由栅电极接合的单个水平本体部分。本公开设计了具有多个本体部分的FET器件，具有水平地取向和垂直地取向部分。各部分的取向相对含有源和漏的平面而言。本公开的分段FET为器件设置在绝缘体上的所谓绝缘体上半导体技术的代表。微电子技术的主导半导体是硅，术语绝缘体上硅(SOI)通常也用于定义绝缘体上设置的器件。部分FET的本体的一个代表性实施例显示在图1A的剖面图中。本体10是晶体半导体材料。在一个代表性实施例中，本体10的晶体半导体材料属于各种硅基材料中。在微电子技术中，在小型化中进展最快的材料是硅(Si)。硅基材料为与Si相同的基本技术含量多种的Si合金。对于微电子很重要的一种硅基材料是硅锗(SiGe)合金。在一个代表性实施例中，本体10的晶体半导体材料实质上是硅。然而，本领域中的技术人员应该理解除Si和SiGe之外的其它半导体材料，例如III-V合金也可以预计。根据本公开的教授，分段FET具有至少一个垂直取向部分和至少一个水平取向部分。在图1A中，本体截面10具有两个垂直取向部分11和一个水平取向部分12。垂直取向部分11每个包括两个相对的面31和41。水平取向部分12，与通常的所有水平取向部分一样，包括顶面32和底面42。底面42与绝缘表面21交接。垂直取向部分具有第一高度77和第一宽度16。水平取向部分具有第一厚度22。在一个代表性实施例中，第一高度77在约30nm和150nm之间。在一个代表性实施例中，第一厚度22在约2nm和50nm之间。本公开教授了分段FET的至少一个垂直取向部分具有窄宽度，由此第一宽度16小于制造FET的技术中的最小线宽。在半导体制造的现有技术中，都存在能够通过光刻获取技术的最小特征尺寸。该线宽通常给定一代的技术名称，例如“0.25μm技术”等。垂直取向部分的第一宽度16小于该最小光刻线宽，由于第一宽度16不是由光刻产生，因此独立于制备分段FET的特定技术。图1B示出了具有不同数量的水平取向部分12和垂直取向部分11的分段FET本体10的示例性实施例。示出了三个不同本体10的附图仅为代表性的目的，不应局限于此。本公开的教授能够产生任何数量的水平取向和垂直取向部分。绝缘表面21通常为绝缘体层90的顶面，在其上设置了分段FET本体的晶体半导体材料。绝缘体层90通常设置在衬底91上。在一个代表性实施例中，绝缘体层90为SiO2，衬底91为Si晶片。通常在SOI技术中制备分段FET，所谓的埋置氧化物(SiO2)设置在Si衬底上，SOI硅层设置在埋置氧化物上。在一个代表性实施例中，在SOI层中制备分段FET。图1C示出了具有栅电极50的图1B的分段FET本体10的示例性实施例，栅电极50接合了至少一个水平取向部分12的顶面32(图1A中示出)和至少一个垂直取向部分11的相对面31和41(图1A中示出)。分段器件提供了两种高性能器件的组合。垂直取向部分11类似于所谓的FinFET或垂直器件，而水平取向部分12类似于超薄本体的平面器件。如果最终器件制成全耗尽本文档来自技高网...

【技术保护点】
一种场效应器件的制备方法，包括以下步骤：提供晶体半导体材料的第一层，其中所述第一层设置在绝缘体层上；制备壁和第二层的形成体，其中所述第二层设置在所述第一层上，所述壁设置在所述第二层上，其中所述壁具有内部和外部；以及将 所述形成体转移到所述第一层内产生由所述晶体半导体材料组成的内核，所述内核包括所述场效应器件的本体，所述本体具有至少一个垂直取向部分和至少一个水平取向部分。

【技术特征摘要】
US 2003-12-10 10/732,3221.一种场效应器件的制备方法，包括以下步骤提供晶体半导体材料的第一层，其中所述第一层设置在绝缘体层上；制备壁和第二层的形成体，其中所述第二层设置在所述第一层上，所述壁设置在所述第二层上，其中所述壁具有内部和外部；以及将所述形成体转移到所述第一层内产生由所述晶体半导体材料组成的内核，所述内核包括所述场效应器件的本体，所述本体具有至少一个垂直取向部分和至少一个水平取向部分。2.根据权利要求1的方法，还包括将栅电极与所述至少一个垂直取向部分和所述至少一个水平取向部分接合的步骤。3.根据权利要求1的方法，还包括将第三层淀积在部分所述内核上的步骤，其中所述部分包括所述场效应器件的源/漏区。4.根据权利要求3的方法，还包括选择由所述晶体半导体材料组成的所述第三层，并选择通过选择性外延进行的所述淀积的步骤。5.根据权利要求1的方法，还包括将所述晶体半导体材料选择为Si基材料的步骤。6.根据权利要求5的方法，还包括将所述Si基材料选择为实质上是Si的步骤。7.根据权利要求1的方法，还包括选择所述绝缘层为设置...

【专利技术属性】
技术研发人员：张郢，布鲁斯B多丽丝，托马斯萨弗隆卡纳斯克，杨美基，贾库布塔德尤斯科德泽尔斯基，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]