半导体器件及制造该半导体器件的方法技术

一种用于制造半导体器件的方法，所述方法包括：　　　　在半导体基板中形成凹式沟道结构，所述半导体基板具有限定有源区的器件隔离结构；　　　　在所述基板之上形成包括保持层的栅极导电层，以填充所述凹式沟道结构，所述保持层构造成避免在所述凹式沟道结构中产生裂缝及裂缝转移；以及　　　　图案化所述栅极导电层以形成栅极结构。

【技术实现步骤摘要】

本专利技术涉及一种存储器件。更具体而言，本专利技术涉及一种具有 改进的凹式沟道晶体管的半导体器件以及一种用于制造该半导体器 件的方法。
技术介绍
由于半导体器件的设计规格縮小，所以控制短沟道效应(SCE) 是困难的。因此，已经提出了例如凹式沟道晶体管以及鳍形沟道晶体 管等多沟道场效应晶体管(McFET)，以增加单元晶体管的沟道 长度。
技术实现思路
本专利技术的实施例涉及具有改进的凹式沟道晶体管的半导体器 件。根据本专利技术的一个实施例，该改进的凹式沟道晶体管具有凹式沟 道结构以及包括保持层的栅极电极。在本专利技术的另一实施例中， 一种用于制造半导体器件的方法包 括在半导体基板中形成凹式沟道结构，该导体基板具有限定有源区 的器件隔离结构；在该基板之上形成包括保持层的栅极导电层，以填 充该凹式沟道结构，该保持层构造成避免在该凹式沟道结构中产生裂 缝及裂缝转移；以及图案化该栅极导电层以形成栅极结构。在本专利技术的另一实施例中， 一种半导体器件包括器件隔离结 构，其形成在半导体基板中，该器件隔离结构限定有源区；凹式沟道 结构，其设置在该有源区之下的半导体基板中；以及栅极电极，其包 括设置在栅极区中的保持层，该栅极电极填充该凹式沟道结构，其中 该保持层避免在该凹式沟道结构中产生裂缝及裂缝转移。在本专利技术的另一实施例中， 一种半导体器件包括器件隔离结 构，其形成在具有PMOS区以及NMOS区的半导体基板中，该器件隔离 结构限定有源区；球型凹式沟道结构，其设置在该有源区之下的半导 体基板中；以及下部栅极电极，其设置在该有源区之上，以填充该球 型凹式沟道结构，该下部栅极电极包括具有第一下部栅极导电层、保 持层以及第二下部栅极导电层的叠层结构，其中该第一下部栅极导电 层由掺杂有杂质离子的多晶硅层所形成，该保持层避免在该球型凹式 沟道结构中产生裂缝及裂缝转移，并且该第二下部栅极导电层由掺杂 有杂质离子的多晶硅层所形成，其中PMOS区及醒0S区中的杂质离子 是不同的。附困说明附图说明图1是半导体器件的简化横截面照片。图2是根据本专利技术实施例的半导体器件的简化横截面图。图3是根据本专利技术另一实施例的半导体器件的简化横截面图。图4a至4g是简化横截面图，示出根据本专利技术实施例的一种用 于制造半导体器件的方法。图5a至5f是简化横截面图，示出根据本专利技术另一实施例的一 种用于制造半导体器件的方法。图6是示出根据本专利技术另一实施例的半导体器件的简化横截面图。具体实施方式本专利技术涉及一种具有改进的凹式沟道晶体管的半导体器件以及 一种用于制造该半导体器件的方法。在本专利技术的一个实施例中，改进 的凹式沟道晶体管具有增长沟道长度的凹式沟道结构以及包括保持 层的栅极电极，保持层用于避免在填充凹式沟道结构时产生裂缝，并 且用于将后续的热处理工序所引起的裂缝转移最小化。于是，器件的 工作特性可以得到改善。图1示出半导体器件的简化横截面照片。半导体器件包括三维 凹式沟道结构以增长器件的沟道长度。可看出的是，在三维凹式沟道结构中产生裂缝。换言之，当采用栅极导电层填充三维凹式沟道结构 时，由于凹式沟道结构的拓扑特征例如较大的宽高比等，因此在凹式 沟道结构的下部产生裂缝。裂缝在后续的热处理工序期间可能会变 形。变形后的裂缝可能移动到栅极绝缘膜或栅极绝缘膜附近，这具有 相当于增加栅极绝缘膜的宽度的影响。图2描绘了根据本专利技术一个实施例的半导体器件的横截面图。 半导体器件包括器件隔离结构220、三维凹式沟道结构240、栅极绝 缘膜260以及下部栅极电极275。器件隔离结构220形成于半导体基 板210中以限定有源区。三维凹式沟道结构240设置在有源区之下的 半导体基板210中。栅极绝缘膜260设置在包括凹式沟道结构240 的有源区之上。下部栅极电极275设置在栅极绝缘膜260之上，以填 充三维凹式沟道结构240。在本专利技术的一个实施例中，下部栅极电极275包括具有第一下 部栅极导电层263、保持层250以及第二下部栅极导电层267的叠层 结构。第一下部栅极导电层263形成为与凹式沟道结构240共形，并 且在凹式沟道结构240中限定凹部240'。保持层250设置在第一下 部栅极导电层263以及第二下部栅极导电层267之间，以避免在凹式 沟道结构240的填充工序中产生裂缝，并且将后续的热处理工序期间 的裂缝转移最小化。在本实施方式中，保持层250填充第一下部栅极 导电层263所限定的凹部240'。在本专利技术的一个实施例中，第一下部栅极导电层263包括掺杂 有包含磷(P)的杂质离子的多晶硅层。P杂质离子的浓度范围是从 大约1.0E20离子/cm'至大约4.0E20离子/cm'。保持层250选自由绝 缘膜、金属膜、导电层及其组合所构成的群组。在一种实施方式中， 保持层250由旋涂电介质(SOD)氧化物膜或结晶的多晶硅层所 形成。此外，第二下部栅极导电层267包括掺杂有包含硼(B)及磷 (P)的杂质离子的多晶硅层。对于P型区而言，B杂质离子的浓度 范围是从大约5. 0E15离子/cn^至大约5. 0E16离子/cm3。对于N型区 而言，P杂质离子的浓度范围是从大约1.0E15离子/cm'至大约7.0E15 离子/cm3。在本专利技术的另一实施例中，半导体器件还包括设置在三维凹式沟道结构240之上的栅极结构297。栅极结构297包括具有栅极电极 293以及栅极硬掩模层图案295的叠层结构。此外，栅极电极293包 括具有下部栅极电极275以及上部栅极电极285的叠层结构。图3示出根据本专利技术另一实施例的半导体器件的横截面图。图3 (i)示出NM0S区中的半导体器件的横截面图。图3 (ii)示出PM0S 区中的半导体器件的横截面图。半导体器件包括器件隔离结构320、 球型凹式沟道结构340、栅极绝缘膜360以及下部栅极电极375。器 件隔离结构320形成于具有NMOS区及PMOS区的半导体基板310中， 以限定有源区。球型凹式沟道结构340设置在有源区之下的半导体基 板310中。栅极绝缘膜360设置在包括球型凹式沟道结构340的半导 体基板310之上。下部栅极电极375设置在栅极绝缘膜360之上，以 填充球型凹式沟道结构340。下部栅极电极375包括具有第一下部栅极导电层363、保持层 350以及第二下部栅极导电层367的叠层结构。第一下部栅极导电层 363形成为与凹式沟道结构340共形，并且在凹式沟道结构340中限 定凹部340'。保持层350设置在第一下部栅极导电层363以及第二 下部栅极导电层367之间，以避免在凹式沟道结构340的填充工序中 产生裂缝，并且将后续的热处理工序期间的裂缝转移最小化。在本实 施方式中，保持层350填充第一下部栅极导电层363所限定的凹部 340，。在本专利技术的一个实施例中，第一下部栅极导电层363包括掺杂 有包含磷(P)的杂质离子的多晶硅层。P杂质离子的浓度范围是从 大约1. 0E20离子/cn^至大约4. 0E20离子/cm'。保持层350选自由绝 缘膜、金属膜、导电层及其组合所构成的群组。在本实施方式中，保 持层350由SOD氧化物膜或结晶的多晶硅层所形成。此外，第二下部栅极导电层367包括掺杂有杂质离子的多晶硅 层。PMOS区中的杂质离子包含硼(B)，离子浓度是在本文档来自技高网...

【技术保护点】
一种用于制造半导体器件的方法，所述方法包括：在半导体基板中形成凹式沟道结构，所述半导体基板具有限定有源区的器件隔离结构；在所述基板之上形成包括保持层的栅极导电层，以填充所述凹式沟道结构，所述保持层构造成避免在所述凹式沟道结构中产生裂缝及裂缝转移；以及图案化所述栅极导电层以形成栅极结构。

【技术特征摘要】
1.一种用于制造半导体器件的方法，所述方法包括在半导体基板中形成凹式沟道结构，所述半导体基板具有限定有源区的器件隔离结构；在所述基板之上形成包括保持层的栅极导电层，以填充所述凹式沟道结构，所述保持层构造成避免在所述凹式沟道结构中产生裂缝及裂缝转移；以及图案化所述栅极导电层以形成栅极结构。2. 根据权利要求l所述的方法，其中，所述凹式沟道结构包括上部凹式沟道结构以及下部凹式沟道结 构，所述下部凹式沟道结构的横向宽度大于所述上部凹式沟道结构的横向宽度。3. 根据权利要求2所述的方法，其中，所述形成凹式沟道结构的步骤包括在所述有源区中形成第一凹部；在所述第一凹部的侧壁上形成侧壁间隙壁；利用所述侧壁间隙壁作为蚀刻掩模以蚀刻在所述第一凹部的底部露出的半导体基板，以形成第二凹部；以及移除所述侧壁间隙壁。4. 根据权利要求3所述的方法，其中，用于形成所述第二凹部的蚀刻工序借助等向性蚀刻方法而执行。5. 根据权利要求l所述的方法，其中， 所述形成栅极导电层的步骤包括在所述半导体基板之上形成包括所述保持层的下部栅极导 电层，以填充所述凹式沟道结构；以及在所述下部栅极导电层之上形成上部栅极导电层。6. 根据权利要求5所述的方法，其中， 所述形成下部栅极导电层的步骤包括在包括所述凹式沟道结构的半导体基板之上形成第一下部 栅极导电层，所述第一下部栅极导电层与所述凹式沟道结构共形 且限定凹部；在所述第一下部栅极导电层之上形成所述保持层，以填充 所述第一下部栅极导电层所限定的凹部；抛光所述保持层，直到所述第一下部栅极导电层露出为止；以及在所述第一下部栅极导电层以及所述保持层之上形成第二 下部栅极导电层。7. 根据权利要求6所述的方法，其中，所述第一下部栅极导电层包括掺杂有杂质离子的多晶硅层。8. 根据权利要求7所述的方法，其中，所述杂质离子包含磷(P)，其离子浓度是在大约1.0E20离子 /cm:1至大约4. 0E20离子/cm'的范围中。9. 根据权利要求6所述的方法，其中，所述第一下部栅极导电层的垂直厚度小于所述上部凹式沟道结 构的横向宽度。10. 根据权利要求6所述的方法，其中， 所述第二下部栅极导电层包括掺杂有杂质离子的多晶硅层。11. 根据权利要求IO所述的方法，其中， 所述杂质离子包含硼(B)或磷(P)，其离子浓度是在大约1.0E15 离子/cm:'至大约7. 0E15离子/cm^的范围中。12. 根据权利要求11所述的方法，其中，PMOS区中的第二下部栅极导电层由掺杂以硼(B)的多晶硅层所 形成，而NMOS区中的第二下部栅极导电层由掺杂以磷(P)的多晶硅 层所形成。13. 根据权利要求6所述的方法，其中，所述保持层选自由绝缘膜、金属膜、导电层及其组合所构成的 群组。14. 根据权利要求13所述的方法，其中， 所述保持层为氧化物膜。15. 根据权利要求5所述的方法，还包括对所述下部栅极导电 层执行快速热退火(RTA)工序。16. 根据权利要求5所述的方法，其中， 所述形成下部栅极导电层的步骤包括在包括所述凹式沟道结构的半导体基板之上形成第一下部 栅极导电层；在所述第一下部栅极导电层的表面上执行热处理工序，以 在所述第一下部栅极导电层之上形成所述保持层；以及在所述保持层之上形成第二下部栅极导电层，以填充所述 凹式沟道结构。17. 根据权利要求16所述的方法，其中， 所述第一下部栅极导电层包括掺杂有杂质离子的多晶硅层。18. 根据权利要求17所述的方法，其中，所述杂质离子包含磷(P)，其离子浓度是在大约1.0E20离子 /cm:i至大约4. 0E20离子/cm'的范围中。19. 根据权利要求16所述的方法，其中， 所述保持层由结晶...

【专利技术属性】
技术研发人员：崔伸圭，吴承哲，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR