通过阳极化埋置p+硅锗层获得的应变绝缘体上硅制造技术

提供一种避免晶片键合的制造应变绝缘体上硅（ＳＳＯＩ）衬底的成本有效和可工艺制造的方法。该方法包括在衬底上生长各种外延半导体层，其中至少一层半导体层是在应变半导体层下方的掺杂且弛豫的半导体层；借助电解阳极化过程将掺杂且弛豫的半导体层转化成多孔半导体；以及氧化将多孔半导体转化成埋置氧化物层。所述方法提供了ＳＳＯＩ衬底，其包括在衬底上的弛豫的半导体层；在该弛豫的半导体层上的高质量埋置氧化物层；以及在该高质量埋置氧化物层上的应变半导体层。根据本发明专利技术，弛豫的半导体层和应变半导体层具有相同的晶体学取向。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体衬底材料及其制造方法。更具体地，本专利技术涉及应变半导体，例如绝缘体上硅(SSOI)衬底材料，及其避免晶片键合的强壮的制造方法。
技术介绍
在半导体工业中，对于通过用绝缘体上应变半导体(SSOI)衬底代 替传统的绝缘体上硅(SOI)来提高互补金属氧化物半导体(CMOS)器件 的性能一起很感兴趣。这种兴趣的原因是SSOI村底比传统的SOI村 底提供了更高的栽流子(电子/空穴)迁移率。SSOI村底中的应变可以是压缩应变或者拉伸应变。制造SSOI村底的传统方法典型地需要层转移过程，其中将位于 弛豫的SiGe层上的应变含Si层转移到操作晶片上。具体地说，传统 方法包括首先在含Si衬底表面上产生几微米厚的弛豫的SiGe层。弛 豫的SiGe层典型地具有比Si更大的面内晶格参数。接着，在弛豫的 SiGe层上生长含Si层。因为与Si相比SiGe层具有更大的面内晶格参 数，所以含Si层处于应变状态下。然后，将包括位于弛豫的SiGe层上的应变含Si层的结构键合到 包括绝缘层如氧化物层的操作晶片上。键合发生在应变含Si层和绝缘 体层之间。然后，典型地从鍵合结构中除去含Si村底和弛豫的SiGe 层，从而提供了应变绝缘体上硅衬底。上述的传统SSOI衬底制备方法是十分昂贵且低产率的，因为它 结合了两种相当先进的衬底技术，即高质量、厚SiGe/应变Si生长技 术和晶片键合技术。另外，传统制备方法对于制造大量的衬底是没有吸引力的。鉴于上述情况，对于未来高性能的含Si CMOS产品，需要成本 有效且可工艺制造的方法来制造SSOI衬底。
技术实现思路
本专利技术提供了成本有效且可工艺制造的生产SSOI衬底的技术方 案，其避免了生产SSOI衬底材料的传统技术中典型需要的晶片键合。 具体地说，本专利技术的制造SSOI村底的方法包括在应变半导体层下方产生埋置的多孔层。然后，使用高温氧化/退火步骤将多孔层转化成埋 置氧化物层，从而在处理期间只消耗一部分应变半导体层。所述方法提供了一种在氧化物层上包括应变半导体层的SSOI衬底，所述氧化物层位于弛豫的半导体模板上。与上述传统方法不同， 应变半导体层和弛豫的半导体层具有同等，即等同的晶体学取向。另 外，由本专利技术方法形成的氧化物层是'高质量的，，即指氧化物层具有大约l微安培或更小的漏电流和大约2兆伏/厘米或更大的击穿电场。 在广义上说，本专利技术的方法包括步骤提供如下结构该结构包括衬底、在该村底上的弛豫的半导体层； 在该弛豫的半导体层上的掺杂且弛豫的半导体层、以及在该掺杂且弛 豫的半导体层上的应变半导体层，所述弛豫的半导体层、所述掺杂且 弛豫的半导体层和所述应变半导体层都具有相同的晶体学取向；将应变半导体层下方的掺杂且弛豫的半导体层转化成埋置多孔 层；以及对包括埋置多孔层的结构退火以提供绝缘体上应变半导体衬底， 其中在所述退火期间将埋置多孔层转化成埋置氧化物层。除了上述方法外，本专利技术还涉及所形成的SSOI衬底。具体地说， 本专利技术的SSOI衬底包括衬底；在该衬底上的弛豫的半导体层； 在该弛豫的半导体层上的高质量埋置氧化物层；以及在该高质量埋置氧化物层上的应变半导体层，其中所述弛豫的半 导体层和应变半导体层具有相同的晶体学取向。附图说明图1A-1D是说明在制造本专利技术SSOI衬底中使用的基本处理步骤 的图示(剖视图)。图ID中所示的本专利技术SSOI衬底包含两者均未图案 化的应变半导体层和埋置氧化物层。图2A-2B是说明使用本专利技术方法制造的图案化SSOI衬底的图示 (剖视图)。具体实施方式现在参考本申请的附图，更详细地说明提供了 SSOI衬底制造方 法和由该方法生产的SSOI衬底的本专利技术。仅以举例说明的目的给出附图并因此没有按比例绘制。在附图中，相似和相应的元件由相似的 附图标记代表。本专利技术的方法从例如在图1A中所示的提供结构10开始。结构 10包括衬底12、位于衬底12表面上的弛豫半导体，例如SiGe合金层 14、位于该弛豫的半导体层14上的掺杂且弛豫的半导体层16、以及 位于该掺杂且弛豫的半导体层16表面上的应变半导体层l8。根据本 专利技术，因为层14、 16、 18都是由外延生长形成的，所以那些层具有相 同的晶体学取向。许多可以在本专利技术中用来在衬底12上制造层l4、 16和18的外 延生长方法的实例举例来说包括快速热化学气相沉积(RTCVD)、低 能等离子沉积(LEPD)、超高真空化学气相沉积(UHVCVD)、大 气压力化学气相沉积(APCVD)以及分子束外延(MBE)。本专利技术中使用的衬底12可以由任意材料或材料层组成，例如包 括晶态玻璃或金属，但是优选衬底12是晶态半导体衬底。可以用作衬 底12的半导体衬底的实例包括但不局限于Si、 SiGe、 SiC、 SiGeC、 GaAs、 InAs、 InP和其它III/IV或II/VI化合物半导体。术语半导体衬底还包括预成形的绝缘体上硅(SOI)或绝缘体上SiGe(SGOI)衬底， 其中可以包括任意数量的埋置绝缘区(连续的、非连续的或者连续和非 连续的组合)。在一个优选的实施方案中，衬底12是含Si衬底。衬底 12可以是未掺杂的，或者它可以是富电子或者富空穴的衬底，即掺杂 的衬底。然后，使用上述方法之一在衬底12的表面上外延生长弛豫的半 导体层14。在下面的说明中将弛豫的半导体层14称作弛豫SiGe层14, 因为该半导体材料代表了优选的层14材料。术语SiGe合金层代表 包含直至99原子百分比Ge的SiGe层。更典型地，SiGe合金层包含 从大约1-大约99原子百分比Ge，从大约10-大约50的原子百分比是 更非常优选的。弛豫SiGe合金层14可以是具有连续分布Ge的单层，或者它可 以是在层的不同区域内包括变化Ge含量的渐变层。如上所述，层14 是测量的弛豫程度从大约10%或更大的弛豫层。典型地，弛豫的半导 体层14的表面区域是亚稳态的，其缺陷(层错、堆积和螺型)密度典型 地大约lxl()S个缺陷/立方厘米或更多。弛豫的半导体层14可以是掺杂或未掺杂的。层H内掺杂剂的类 型和掺杂剂的浓度是任意的并且可以由技术人员预先确定。当掺杂时， 弛豫层14典型地具有大于lxlO个原子/立方厘米的掺杂剂浓度。通 过在外延生长过程中使用Si源或者Ge源、或者两者源提供掺杂剂源 来形成掺杂层14。只要可以形成弛豫层，可以改变弛豫的半导体层14的厚度。弛 豫的半导体层14的厚度取决于该层的Ge含量。典型地并且对于Ge 含量小于大约50原子％的弛豫的半导体层l4来说，层具有大约 1-大约5000 nm的厚度，大约1000-大约3000 nm的厚度是更典型的。尽管弛豫SiGe合金模板是优选的，但是本专利技术也考虑使用可以在弛豫状态中形成的其它半导体材料。接下来，在弛豫的半导体层14上形成掺杂且弛豫的半导体层16。 掺杂且弛豫的半导体层16可以包括p-或n-型掺杂剂，p-型掺杂剂是非常优选的。p-型掺杂剂包括Ga、 Al、 B和BF2。摻杂且弛豫的半导 体层16可以是单独的层，如图1A所示，或者它可以是前面形成的掺 杂且弛豫的半导体层16的上面部分。术语半导体在层16中使用时 意指任何半导体材料，例如包括Si、 SiGe、 SiC和SiGeC。优选地， 掺杂且弛豫的半导体层16是本文档来自技高网...

【技术保护点】
一种制造绝缘体上应变半导体（ＳＳＯＩ）衬底的方法，包括步骤：　　　　提供如下结构：该结构包括衬底、在该衬底上的弛豫的半导体层、在该弛豫的半导体层上的掺杂且弛豫的半导体层、以及在该掺杂且弛豫的半导体层上的应变半导体层，所述弛豫的半导体层、所述掺杂且弛豫的半导体层和所述应变半导体层都具有相同的晶体学取向；　　　　将应变半导体层下方的掺杂且弛豫的半导体层转化成埋置多孔层；以及　　　　对包括埋置多孔层的结构退火，以提供绝缘体上应变半导体衬底，其中在所述退火期间将埋置多孔层转化成埋置氧化物层。

【技术特征摘要】
【国外来华专利技术】US 2004-7-2 10/883,8871.一种制造绝缘体上应变半导体(SSOI)衬底的方法，包括步骤提供如下结构该结构包括衬底、在该衬底上的弛豫的半导体层、在该弛豫的半导体层上的掺杂且弛豫的半导体层、以及在该掺杂且弛豫的半导体层上的应变半导体层，所述弛豫的半导体层、所述掺杂且弛豫的半导体层和所述应变半导体层都具有相同的晶体学取向；将应变半导体层下方的掺杂且弛豫的半导体层转化成埋置多孔层；以及对包括埋置多孔层的结构退火，以提供绝缘体上应变半导体衬底，其中在所述退火期间将埋置多孔层转化成埋置氧化物层。2. 根据权利要求1的方法，其中所述提供步骤包括所述弛豫的 半导体层、所述掺杂且弛豫的半导体层和所述应变半导体层的外延生 长。3. 根据权利要求2的方法，其中所述外延生长包括快速热化学 气相沉积、低能等离子沉积、超高真空化学气相沉积、大气压力化学 气相沉积或者分子束外延。4. 根据权利要求l的方法，其中所述衬底是晶态半导体村底。5. 根据权利要求4的方法，其中所述晶态半导体衬底是掺杂的。6. 根据权利要求4的方法，其中所述晶态半导体衬底是含Si衬底。7. 根据权利要求1的方法，其中所述弛豫的半导体层包括具有 直至99原子百分比的Ge的SiGe合金层。8. 根据权利要求1的方法，其中所述弛豫的半导体层具有大约 10 %或更大的测量的弛豫程度。9. 根据权利要求1的方法，其中所述弛豫的半导体层具有亚稳 态的并且具有大约lxl()5个缺陷/立方厘米或更大缺陷密度的表面区。10. 根据权利要求l的方法，其中所述弛豫的半导体层是具有不 同Ge含量的渐变SiGe合金层。11. 根据权利要求1的方法，其中所述弛豫的半导体层是掺杂的。12. 根据权利要求l的方法，其中所述掺杂且弛豫的半导体层包 括p-型掺杂剂。13. 根据权利要求12的方法，其中在所述掺杂且弛豫的半导体 层中存在浓度为大约lxlO个原子/立方厘米或更大的所述p-型掺杂剂。14. 根据权利要求l的方法，其中所述掺杂且弛豫的半导体层包 括含Si半导体。15. 根据权利要求14的方法，其中所述含Si半导体包括Si或SiGe。16. 根据权利要求l的方法，其中所述掺杂且弛豫的半导体层是 所述弛豫的半导体层的上部区域。17. 根据权利要求l的方法，其中所述应变半导体层处于压缩或 拉伸应变下。18. 根据权利要求1的方法，其中所述应变半导体层包括含Si 半导体。19. 根据权利要求18的方法，其中所述含Si半导体包括Si或SiGe。20. 根据权利要求l的方法，其中所述应变半导体层是掺杂剂浓 度为大约lxlO原子/立方厘米或更大的掺杂层。21. 根据权利要求l的方法，其中所述弛豫的半导体层、所述弛 豫且掺杂半导体层和所述应变半导体层具有(IOO)、 (110)或(111)的晶体学取向。22. 根据权利要求l的方法，还包括在所述转化步骤前图案化所述应变半导体层。23. 根据权利要求l的方法，其中所述转化步骤包括电解阳极化过程。24. 根据权利要求23的方法，其中在含HF的溶液中进行所述 电解阳极化过程。25. 根据权利要求2...

【专利技术属性】
技术研发人员：托马斯N亚当，斯蒂芬W贝戴尔，乔尔P德索扎，基思E佛格尔，亚历山大雷茨尼采克，德温德拉K萨达纳，加瓦姆沙赫迪，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]