一种用于制作嵌入式锗硅的方法技术

本发明专利技术公开了一种用于制作嵌入式锗硅的方法。通过该方法，可简化现有工艺，并能够获得良好、可控的应力层。该方法包括：在衬底上形成隔离结构；刻蚀所述衬底，以去除隔离结构之间的衬底材料；形成刻蚀停止层；在刻蚀停止层上形成第一半导体层；在第一半导体层上形成栅极和侧墙；选择性去除第一半导体层，仅保留第一半导体层在所述栅极和侧墙下方的部分，以形成源区和漏区凹槽；对第一半导体层的剩余部分进行具有晶向选择性的湿法刻蚀，以在第一半导体层的侧壁上形成Σ形状。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及一种用于制作嵌入式错娃的方法。
技术介绍
随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩 小的方法提高当前主流娃CMOS器件的性能受到越来越多物理、工艺的限制。为了使集成电 路技术能延续摩尔定律所掲示的发展速度，必须开发与娃工艺兼容的新材料、新结构和新 性质。近年来，应变娃（StrainedSi)技术由于在提高CMOS器件性能方面的卓越表现而备 受关注。例如，通过在沟道中引入适当的压应力和张应力能分别提高PMOS的空穴迁移率和 NMOS的电子迁移率。典型的PMOS应变娃器件可通过外延SiGe源漏引入沟道压应力，利用 源漏和沟道的晶格常数失配控制应变大小，进而改善空穴迁移率；而对于NMOS应变娃器件 则可通过淀积SiN薄膜引入沟道张应力，利用SiN薄膜的高本征应力控制应变大小，进而改 善电子迁移率。因此，通过工艺、材料、结构参数的优化设计，研究半导体纳米器件中应力、 应变的控制有重要的科学意义和实用价值。 对于PM0S，嵌入式SiGe技术是使沟道所受应力提升的最有效的方法，并且已经用 于量产。研究发现SiGe越接近沟道越能施加大的应力，使得PMOS的性能获得更大的提升， 并且设计了多种工艺方法及流程。 在28皿技术节点，主流嵌入式SiGe的形貌为I：状，目的是提升施加在沟道上的 应力，形成工艺依靠湿法刻蚀对Si不同晶面的选择性。 图3A示出期望在衬底中形成的"E"形凹槽的截面。在该截面图中，衬底300的 表面330、凹槽侧壁的上半部分340和下半部分350、W及凹槽底部380的延长线360 (用虚 线表示）形成"E"形。 图3A所示出的"E"形凹槽可W通过使用具有晶向选择性的湿法蚀刻来形成。例 女口，可W选择衬底300的表面的晶面方向为（OOl)。如图3B所示，首先，例如通过干法蚀刻， 在衬底中形成"U"形凹槽310。凹槽310底部的晶面方向也是（OOl)，侧壁的晶面方向则可 W是（110)。 然后，采用具有晶向选择性的湿法蚀刻剂，例如包含四甲基氨氧化倭（TMAH)的蚀 刻剂，来通过"U"形凹槽310对衬底300进行蚀刻。在该蚀刻过程中，在<111〉晶向上的蚀 刻速度小于在其它晶向上的蚀刻速度。由此，"U"形凹槽310被蚀刻而成为钻石形的凹槽 315,如图3C所示。图3C中W虚线示出了原来的"U"形凹槽310的位置。凹槽315的侧壁 具有上半部分340和下半部分350。上半部分340和下半部分350的晶面方向基本上分别 是（111)和(1西[000引然而，由于在<100〉晶向和<110〉晶向上的蚀刻速度比在<111〉晶向上的蚀刻速 度大，所W凹槽315底部很容易被过度蚀刻，从而使得凹槽315两侧侧壁的下半部分350相 交。于是，该各向异性蚀刻的结果往往导致凹槽315的底部是尖的，而不是平的。而如果凹槽315的底部是尖的，郝么当在凹槽315中外延生长SiGe时，不能得到 高质量的SiGe。 因此，需要一种改进的用于制作嵌入式错娃的方法，从而避免上述问题。
技术实现思路
本专利技术的目的是提供一种半导体器件的制造方法，通过该方法，可简化现有工艺， 并能够获得良好、可控的应力层。 根据本专利技术的一个方面，提供一种半导体器件的制造方法，包括：在衬底上形成隔 离结构；刻蚀所述衬底，W去除隔离结构之间的衬底材料；形成刻蚀停止层；在所述刻蚀停 止层上形成第一半导体层；在所述第一半导体层上形成栅极和侧墙；选择性去除所述第一 半导体层，仅保留所述第一半导体层在所述栅极和侧墙下方的部分，W形成源区和漏区凹 槽；对所述第一半导体层的剩余部分进行具有晶向选择性的湿法刻蚀，W在所述第一半导 体层的侧壁上形成2形状。 根据本专利技术的一个方面，前述方法中，衬底选自W下材料中的任一种；单晶娃、经 渗杂的单晶娃、多晶或多层结构、绝缘体上的半导体、Ge、GaAs或InP。 根据本专利技术的一个方面，前述方法中，刻蚀停止层是SiGe。 根据本专利技术的一个方面，前述方法中，刻蚀停止层是碳化娃。 根据本专利技术的一个方面，前述方法中，刻蚀停止层的厚度在5埃至9埃的范围内。 根据本专利技术的一个方面，前述方法中，第一半导体层是通过外延生长形成的外延 娃层；所述外延娃层的厚度不小于100埃。 根据本专利技术的一个方面，前述方法中，外延娃层的厚度在300埃至800埃的范围 内。 根据本专利技术的一个方面，前述方法中，外延娃层的顶面由晶面族{100}构成，且侧 壁由晶面族{110}构成，所述具有晶向选择性的湿法刻蚀停止在晶面族{111}。 根据本专利技术的一个方面，前述方法还包括在晶向选择性的湿法刻蚀之后，在I：形 状的源区和漏区凹槽中形成SiGe。 根据本专利技术的一个方面，前述方法还包括在晶向选择性的湿法刻蚀之后，在2形 状的源区和漏区凹槽中形成SiC。 根据本专利技术的一个方面，前述方法还包括在所述刻蚀停止层和所述衬底之间形成 缓冲区。 根据本专利技术的一个方面，前述方法中，选择性去除所述第一半导体层包括W下步 骤中的至少一步；沉积掩膜层；选择性去除源区和漏区上的掩膜层；利用掩膜层，通过干法 刻蚀，对所述第一半导体层进行刻蚀，直至在所述刻蚀停止层为止。 与现有技术相比，本专利技术的优点包括：根据本专利技术的方案，通过在形成半导体器件有源区之前，形成刻蚀停止层巧化)， 使得器件有源区与衬底材料隔离，因此在本专利技术中可使用各种衬底材料，并且简化现有工 艺；通过在刻蚀停止层上形成2形状嵌入式SiGe,可获得良好、可控的应力层。另外，PMOS 和NMOS的有源区、沟道区通过外延生长工艺形成，与在娃衬底上直接形成有源区的工艺相 比，该工艺对厚度的控制更加精确，从而提局集成电路尺寸精度，从而提局整体性能和稳定 性。【附图说明】 为了进一步阐明本专利技术的各实施例的W上和其它优点和特征，将参考附图来呈现 本专利技术的各实施例的更具体的描述。可W理解，送些附图只描绘本专利技术的典型实施例，因此 将不被认为是对其范围的限制。在附图中，为了清楚明了，放大了层和区域的厚度。相同或 相应的部件将用相同或类似的标记表示。 图IA至图IG示出根据本专利技术的一个实施例形成2形状嵌入式SiGe的过程的剖 面示意图。 图2示出根据本专利技术的一个实施例的形成2形状嵌入式SiGe的流程图。 图3A至图3C分别示出期望在衬底中形成的"E"形凹槽的剖面示意图W及根据 现有技术所形成的"E"形凹槽的剖面示意图。【具体实施方式】 在W下的描述中，参考各实施例对本专利技术进行描述。然而，本领域的技术人员将认 识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件 一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作W免使本 专利技术的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，W 便提供对本专利技术的实施例的全面理解。然而，本专利技术可在没有特定细节的情况下实施。此 夕F，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。 根据本专利技术的一个实施例，本专利技术提出了一种在PMOS的源漏区形成2形状嵌入 式SiGe的方法。图IA至图IG示出根据本专利技术的一个实施例形成2形状嵌入式SiGe的 过程的剖本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：在衬底上形成隔离结构；刻蚀所述衬底，以去除隔离结构之间的衬底材料；形成刻蚀停止层；在所述刻蚀停止层上形成第一半导体层；在所述第一半导体层上形成栅极和侧墙；选择性去除所述第一半导体层，仅保留所述第一半导体层在所述栅极和侧墙下方的部分，以形成源区和漏区凹槽；对所述第一半导体层的剩余部分进行具有晶向选择性的湿法刻蚀，以在所述第一半导体层的侧壁上形成Σ形状。

【技术特征摘要】

【专利技术属性】
技术研发人员：鲍宇，周海锋，李润领，谭俊，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31