一种用于制作嵌入式锗硅的方法技术

本发明专利技术公开了一种用于制作嵌入式锗硅的方法。通过该方法，可简化现有工艺，并能够获得良好、可控的应力层。该方法包括：在衬底上形成隔离结构；刻蚀所述衬底，以去除隔离结构之间的衬底材料；形成刻蚀停止层；在刻蚀停止层上形成第一半导体层；在第一半导体层上形成栅极和侧墙；选择性去除第一半导体层，仅保留第一半导体层在所述栅极和侧墙下方的部分，以形成源区和漏区凹槽；对第一半导体层的剩余部分进行具有晶向选择性的湿法刻蚀，以在第一半导体层的侧壁上形成Σ形状。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及一种用于制作嵌入式错娃的方法。
技术介绍
随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩 小的方法提高当前主流娃CMOS器件的性能受到越来越多物理、工艺的限制。为了使集成电 路技术能延续摩尔定律所掲示的发展速度，必须开发与娃工艺兼容的新材料、新结构和新 性质。近年来，应变娃（StrainedSi)技术由于在提高CMOS器件性能方面的卓越表现而备 受关注。例如，通过在沟道中引入适当的压应力和张应力能分别提高PMOS的空穴迁移率和 NMOS的电子迁移率。典型的PMOS应变娃器件可通过外延SiGe源漏引入沟道压应力，利用 源漏和沟道的晶格常数失配控制应变大小，进而改善空穴迁移率；而对于NMOS应变娃器件 则可通过淀积SiN薄膜引入沟道张应力，利用SiN薄膜的高本征应力控制应变大小，进而改 善电子迁移率。因此，通过工艺、材料、结构参数的优化设计，研究半导体纳米器件中应力、 应变的控制有重要的科学意义和实用价值。 对于PM0S，嵌入式SiGe技术是使沟道所受应力提升的最有效的方法，并且已经用 于量产。研究发现SiGe越本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：在衬底上形成隔离结构；刻蚀所述衬底，以去除隔离结构之间的衬底材料；形成刻蚀停止层；在所述刻蚀停止层上形成第一半导体层；在所述第一半导体层上形成栅极和侧墙；选择性去除所述第一半导体层，仅保留所述第一半导体层在所述栅极和侧墙下方的部分，以形成源区和漏区凹槽；对所述第一半导体层的剩余部分进行具有晶向选择性的湿法刻蚀，以在所述第一半导体层的侧壁上形成Σ形状。

【技术特征摘要】

【专利技术属性】
技术研发人员：鲍宇，周海锋，李润领，谭俊，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31