半导体结构制造技术

一种半导体结构及其形成方法，包括在基础栅电介质层（５３）上形成均匀的扩散控制稳定材料的缓冲层，然后形成包括过渡金属原子源的均匀层，之后退火所述结构以将过渡金属原子从它们的源扩散经过扩散控制材料并进入基础栅电介质层（５３）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体上涉及半导体器件，更特别地涉及包含栅层叠的互补 金属氧化物半导体场效应晶体管(MOSFET)结构，所述栅层叠包括 提高CMOS器件性能的超薄、高k栅电介质层。本专利技术还涉及一种 制造这样的具有超薄、高k栅电介质层的MOSFET栅结构的方法。
技术介绍
对于高性能CMOS器件，栅电介质基于反转电容的等效氧化物 厚度(Tinv)需要为未来的技术而降低至16A以下。作为栅电介质材 料的传统氮氧化物正在达到它的技术极限。在未来各代技术中，十分需要用具有较高介电常数的栅材料来代 替二氧化硅或氮氧化硅电介质。这些材料被公知为高k，，材料，术语 高k意味着介电常数大于4.0 (优选地大于约7.0)的绝缘材料。除 非有其它说明，否则这里提到的介电常数是相对于真空的。在各种可 能中，过渡金属氧化物、硅酸盐、或氮氧化物，诸如氧化铪、硅酸铪 或氮氧化铪硅，由于它们的高介电常数和相对低的电泄漏而可能是代 替传统栅电介质的最合适的候选物。此外，相对于其它基于过渡金属 的绝缘化合物，基于Hf的化合物在高温表现出较好的热稳定性，因 此更为优选。然而，为了对目前的MOSFET器件有用，高k栅电介 质材料和相关的栅结构应该同时具有多个特性。以已知的高k材料、 传统栅结构和传统制造方法难以实现这些特性的适当组合。首先，如上所述，当栅极被反转偏置时，合适的含高k栅电介质 应当是电性薄(electrically thin)，，的，以在晶体管沟道中产生运动 反转电荷的大表面密度。术语电性薄是指高的每单位面积的电容。习惯上以等效氧化物厚度(Tinv)来表达每单位面积的反转电容。为 了本专利技术的目的，Tinv等于二氧化硅的绝对介电常数(~ 0.345pF/cm ) 除以反转中每单位面积的电容的测量值。例如，反转中每单位面积的 电容约为2.16e-6F/cm2,所对应的Tinv大约是16A。这样，反转中的 栅电介质电容由几部分构成，包括电介质材料自身的电容、与运动载 流子波函数有限尺寸相关的所谓量子力学电容和相邻栅电极的所谓 耗尽电容。对于目前的MOSFET， Tinv的反转电容细分如下对于 量子力学部分大约为3-5A，对于栅电极耗尽部分大约为2-5A，而对 于栅电介质材料自身大约为12-14A。本领域技术人员可以明了这一事 实为了实现平均厚度k大约为7的含高k绝缘材料的大约16A的 Tinv，这样的含高k绝缘膜的总物理厚度应当小于20A。其次，在高k，，材料化合物中，金属—氧键在产生高介电常数(高 k)的外部电场中易于极化。正是这些键的高极化性导致存在于高k 材料中的远处声子对沟道运动电荷的散射。其结果是，晶体管驱动电 流可由于栅绝缘体中存在的高k材料而大大降低。还已知高k膜与晶 体管沟道的接近对该十分不期望的远处声子散射的量起了重要作用。 高k膜与沟道越靠近，远处声子散射越强。因此，非常难以实现不降 低晶体管沟道中的载流子迁移率的超薄含高k栅绝缘体。第三，包括MOSFET沟道区、栅电介质和栅电极的整个栅结构 应当能够支持具有从大约0.1V到大约0.4V的低晶体管阈值电压的目 前CMOS技术。虽然可以通过改变沟道掺杂和选择栅电极的正确功 函数实现期望的阈值电压，但是在栅电介质的两界面和在电介质本身 里存在的大的固定和/或陷阱电荷(trapped charge)会无意中将其改 变。此外，例如经历高温(例如1000C结激活退火)或在FET操作 期间的各种处理可以无意中改变陷阱和/或固定电荷的密度。而且，在 晶体管沟道附近固定或陷阱电荷的高密度可以引发沟道栽流子的过度库仑散射，并可以降低沟道迁移率和晶体管驱动电流。因此，十分 需要将该固定和/或陷阱电荷的总表面密度最小化以防止阈值电压和 沟道迁移率的任何不期望的变化。典型地，所述固定和/或陷阱电荷的总表面密度应当低于8e-7C.cnT2，或者等价地，对于单个被充电位点 (charged site ),被充电位点的表面数量密度应当低于大约5el2 cnT2。 对于反转中的每单位面积的电容大约为2e-6F*cm-2的栅电介质来说， 8e-7C.cm-2的电荷密度将阈值电压偏移了大约0.4V。例如，图1 (a)示出用于制造高k栅层叠10的传统方法，其中 Si衬底12具有包括例如Si02 (或氮氧化硅-SiON)的基础(base) 氧化物层14和形成在基础氧化物上的硅酸铪层(例如HfxSi^02) 16。 典型地，所述HfxSh-x02层由化学气相沉积(CVD)处理所沉积，并 且更特定地由原子层沉积(ALD) CVD处理或金属有机CVD (MOCVD)处理或类似的沉积方法所沉积。如图2中提供的TEM 照片中所示，当HfSi02膜薄于大约20A时，由于任一前述CVD方法 的成核问题，HfSi02膜在区域20变得不连续。其结果是，因为高k 膜变薄，漏电流显著增大。此外，严重不均勻或不连续的高k膜调节 了晶体管沟道中的电化学势，并由此降低了晶体管电流。因此，由例 如图1中所示类型的传统方法导致了高k膜的不良的厚度可缩小性。 而且，在图2中15-20A厚的基础氧化物膜14清晰可见。该基础氧化 物介电常数不高(在3.9和大约6之间)，造成Tinv附加10-15A。 其结果是，具有连续20A厚的HfSK)2膜的绝缘层叠14/16的典型Tinv 具有下列组成电介质材料14-20A、量子力学3-5A和传统多晶硅栅 电极的耗尽2-5A。也就是说，缩小含高k绝缘层以满足高性能器件的 要求(例如Tinv〈-16.5A)十分困难。图3示出Hf02层叠的Tinv对漏电流计量(Toxgl)的示图。为 了本专利技术的目的，Toxgl是纯氧化硅层的物理厚度，所述纯氧化硅层 在反转偏压产生的漏电流密度与在相同反转偏压中被测试样本的测 量漏电流密度相同。 一般对较厚的氧化硅膜进行测量漏电流密度至 Toxgl计量的转换的校准，然后使用众所周知的物理学直接隧穿法则 为超薄膜推断该转换。如图3所示，当HfO2的物理厚度从20人减少 至15A时，漏电流密度增加大约1到2个数量级(如Toxgl从2.3nm 减少至2.1nm所反映的)，同时Tinv几乎无变化。如果基础氧化物被变薄下去，则如图4所示，由于远处声子散射和库仑散射，沟道电 子迁移率将显著降低。例如，在7-10A厚的基础氧化物膜14之后具 有25-30A厚的Hf02膜16的电介质栅层叠14/16，导致峰值沟道迁移 率降低大于50%,如图4所示。对于传统栅电介质结构和制造方法， 较薄的含高k电介质的迁移率降低是另一基本挑战。此外，在用于制造如图1 (b)所示的高k栅层叠结构25的另一 传统方法中，Si村底12包括直接沉积在其上的HfxSi^02层24而不 具有基础氧化物(例如SK)2或氮氧化物)。图1 (b)所示的所述结 构25进一步表现出界面陷阱的高密度、低迁移率和不良的热稳定性。 如果加热到大约500C以上，则HfxSi^02层24与下面的衬底12反应， 以形成基础氧化物的厚层(10 A -15A)，其产生类似于图1 U)的 最终栅电介质结构。因此，图1 (b)所示的所述结构具有与图1 (a) 所示结构相同的基本挑战。标题为METHOD OF PRODUCING HIGH D本文档来自技高网...

【技术保护点】
一种半导体结构，包括：半导体衬底（１２）；和形成在所述衬底上的栅电介质层（５３），所述栅电介质层（５３）具有不超过大约７ｅ１４ｃｍ↑［－２］的金属原子表面浓度。

【技术特征摘要】
【国外来华专利技术】US 2005-4-21 10/907,9351、一种半导体结构，包括半导体衬底(12)；和形成在所述衬底上的栅电介质层(53)，所述栅电介质层(53)具有不超过大约7e14cm-2的金属原子表面浓度。2、 如权利要求1的半导体结构，其中所述栅电介质层(53)包 括形式为MxSi^02的金属氧化物，其中M是金属，x范围是0到0.3。3、 如权利要求2的半导体结构，其中所述MxSi^02栅电介质层 (53)的厚度范围在0.5nm和2nm之间。4、 如权利要求2的半导体结构，还包括形成在所述MxSib02 层上面且与所述MxSi^02层同时形成的MSiy层。5、 如权利要求4的半导体结构，其中所述金属M包括Hf、 Ti、 Zr或La。6、 如权利要求1的半导体结构，其中所述栅电介质...

【专利技术属性】
技术研发人员：朱文娟，迈克尔P储德泽克，奥莱格格鲁斯切恩科夫，朴大奎，关口章久，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]