半导体集成电路制造技术

本发明专利技术公开一种半导体集成电路，其具有：第一功能块（１０），其连接到电源线（１、２）；第二功能块（２０），其连接到所述电源线（１、２）；以及电源开关（３０），其设置在所述电源线（１）和所述第一功能块（１０）之间，且被配置来在待机模式时切断所述第一电源线（１）和所述第一功能块（１０）之间的电连接。所述第一功能块（１０）、所述第二功能块（２０）和所述电源开关（３０）分别包括第一ＭＩＳ晶体管（ＬＶＴ、ＭＶＴ）、第二ＭＩＳ晶体管（ＨＶＴ）和第三ＭＩＳ晶体管（ＭＶＴ，３１）。所述第一到第三晶体管（ＬＶＴ、ＭＶＴ、ＨＶＴ）具有相同的导电类型。所述第三ＭＩＳ晶体管（ＭＶＴ，３１）的阈值电压低于所述第二ＭＩＳ晶体管（ＨＶＴ）的阈值电压。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路。具体的说，本专利技术涉及一种设有用 于电源选通的电源开关的半导体集成电路。
技术介绍
在半导体集成电路领域，降低电功耗是个很重要的问题。电功耗 分为在激活模式期间的电功耗和待机模式期间的电功耗。其中在待机模式期间的电功耗要取决于，比如，在MOS晶体管中亚域值泄漏电流。 这种亚域值泄漏电流是一种在MOS晶体管截止(OFF)的情况下在源 极和漏极之间流动的电流。已知电源选通(power gating)是一种降低激活模式期间电功 耗的技术。电源选通是一种切断对在待机模式时不工作的功能块的电 力输送的技术。出于此目的，在作为电源选通的对象的功能块与电源 之间设置电源开关晶体管。在待机模式时，电源幵关晶体管关断，并 因而切断了到作为电源选通的对象的功能块的电力供给。结果，极大 地降低了功能块内的泄漏电流，并因此降低了在待机模式期间的电功 耗。总的来说，构成作为电源选通的对象的功能块的MOS晶体管的阈 值电压被设计为较低。另一方面，电源开关晶体管的阈值电压设计得 比功能块中的MOS晶体管的阈值电压高。因此，不仅降低了待机模式 期间的亚阈值泄漏电流，而且可以实现在激活模式期间功能块的高速 操作(例如，参看日本特开专利申请JP-A-Heisei 6-29834和日本特开 专利申请JP-P2006-165065A)。这里应当注意，增强型NMOS晶体管的阈值电压是正的，而增强 型PMOS晶体管的阈值电压是负的。在本申请文件中，为简化起见， 将阈值电压的绝对值大简单地称作阈值电压高，而将阈值 电压的绝对值小简单地称作阈值电压低，而不管该阈值电压是 正还是负。换而言之，根据阈值电压的绝对值是大还是小，来确定阏 值电压是高还是低，而不管极性(正和负)。为了用如上所述的具有不同阈值电压的MOS晶体管来提供LSI， 必须控制各MOS晶体管的阈值电压。在此，已知阈值电压取决于沟道 区域中的杂质浓度(称作沟道杂质浓度或衬底杂质浓度)。 更具体的，在增强型MOS晶体管的情况下，阀值电压随着沟道杂质浓 度变高而变高，同时阈值电压随着沟道杂质浓度变低而变低。因此能 够通过调节沟道杂质浓度控制阈值电压。本申请的专利技术人已经认识到并且考虑了以下方面。也就是，不仅 在待机模式时，不仅亚阈值泄漏电流流动，而且衬底电流也流动。 在待机模式时的衬底电流包括结泄漏电流、GIDL (Gate Induced Drain Leakage,栅致漏极泄漏)电流等等。结泄漏电流是在向p-n结施加反 向偏置时流过的电流。GIDL电流是在MOS晶体管处于OFF (截止) 状态时，由于栅电位对栅电极下的漏极的边缘的影响，而从漏极流向 衬底的电流。随着沟道杂质浓度变高，上述的衬底电流变大。换句话说，随着 阔值电压变高，衬底电流趋于变大。这一趋势与亚阈值泄漏电流的情 况相反。也就是说，随着沟道杂质浓度变高，亚阈值泄漏电流变小而 衬底电流变大。在考虑待机模式期间的电功耗时，仅考虑亚阈值泄漏电流是不够 的，而且还要考虑衬底电流。在使用具有高阈值电压的MOS晶体管的 情况下，亚阈值泄漏电流当然降低。然而，包括亚阈值泄露电流和衬底电流的总泄漏电流作为整体可能增加。
技术实现思路
在本专利技术的一个实施例中， 一种半导体集成电路具有第一功能 块、第二功能块和电源开关。第一功能块和第二功能块每一都连接到 第一电源线和第二电源线。电源开关设置在第一电源线和第一功能块 之间，并且在待机模式时切断第一电源线和第一功能块之间的电连接。 第一功能块、第二功能块和电源开关分别包括第一 MIS晶体管、第二MIS晶体管和第三MIS晶体管。该第一至第三MIS晶体管具有相同的 导电类型。第三MIS晶体管的阈值电压低于第二 MIS晶体管的阈值电 压。如上所述，该半导体集成电路的内部电路设有多种具有相同导电 类型和不同阈值电压的MIS晶体管。其中，第二MIS晶体管的阈值电 压比用作电源开关的第三MIS晶体管的阈值电压高。换句话说，将该 多种MIS晶体管中除具有最大阈值电压的一种以外的MIS晶体管应用 于电源开关。因此，抑制了在待机模式时电源开关内衬底电流的增加。 结果，包括亚阈值泄漏电流和衬底电流的总泄漏电流作为整体降低。根据本专利技术的半导体集成电路，在待机模式时，包括亚阈值泄漏 电流和衬底电流的总泄漏电流作为整体降低。结果，降低了待机模式 期间的电功耗。附图说明从下面结合附图的特定优选实施例的说明中，本专利技术上述和其他 的目的、优点和特征将更加显而易见，在附图中图1是示出根据本专利技术实施例的半导体集成电路结构的示例的电 路框图；图2是示出根据本专利技术实施例的半导体集成电路结构的另一示例 的电路框图3是示出MOS晶体管结构和待机模式时的泄漏电流的概念图；以及图4是示出泄漏电流和阈值电压以及衬底电位之间关系的图。具体实施方式在此将参考示例性实施例描述本专利技术。本领域技术人员将认识到， 利用本专利技术的教导可以实现许多替换实施例，并且本专利技术并不限于出 于示例性目的而示出的这些实施例。1.结构图1示出了根据实施例的半导体集成电路结构的示例。特别的， 图1示意性地示出了半导体集成电路的内部电路的一部分。在图1中， 半导体集成电路的内部电路包括VDD电源线1、 GND电源线2、第一 功能块IO、第二功能块20、电源开关30以及电源选通控制电路40。VDD电源线1是用于向内部电路提供电源电位VDD的电源线。 GND电源线2是用于向内部电路提供地电位GND的电源线。第一功能块10具有逻辑电路，并且由包括PMOS晶体管和NMOS 晶体管的CMOS晶体管构成。第一功能块10连接到VDD电源线1 (结 点N1)和GND电源线(结点N2),并通过利用从电源线1和2提供 的电能操作。这里，第一功能块10通过用于电源选通的电源开关30 连接到VDD电源线。也就是说，第一功能块IO是电源选通的对象。第二功能块20具有逻辑电路，并且由包括PMOS晶体管和NMOS 晶体管的CMOS晶体管构成。第二功能块20连接到VDD电源线1 (结 点N1)和GND电源线(结点N2),并通过利用从电源线1和2提供 的电能操作。这里，第二功能块20未连接到用于电源选通的电源开关 30。也就是说，第二功能块20不是电源选通的对象。电源开关30连接在VDD电源线1 (结点Nl)和第一功能块10 (结点N3)之间。电源开关30是用于电源选通的开关，并且在待机 模式时切断VDD电源线1和第一功能块IO之间的电连接。也就是说， 在待机模式时，电源开关30切(关)断对第一功能块10的电源供给。更具体的，电源开关30具有电源开关晶体管31。电源开关晶体管 31是PM0S晶体管。在待机模式中，电源开关晶体管31断开，并因而 切(关)断对第一功能块10的电源供给。此外，电源开关30可以具 有在结点N1和结点N3之间并联设置的多个电源开关晶体管31。在这 种情况下，在待机模式时，该多个电源开关晶体管31全都关断。电源选通控制电路40是用于控制电源开关30操作的电路，且连 接到电源开关30。更具体的，电源选通控制电路40向电源开关晶体管 31的栅电极提供控制电源开关晶体管31的开/关(ON/OFF)的休眠信 号SLP。此外，电源选通控制电路40控制提供到其上形成电本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括：第一功能块，其连接到第一电源线和第二电源线；第二功能块，其连接到所述第一电源线和所述第二电源线；以及电源开关，其设置在所述第一电源线和所述第一功能块之间，且被配置来在待机模式时切断所述第一电源线和所述第一功能块之间的电连接，其中所述第一功能块、所述第二功能块和所述电源开关分别包括第一ＭＩＳ晶体管、第二ＭＩＳ晶体管和第三ＭＩＳ晶体管，并且所述第一到第三晶体管具有相同导电类型，其中所述第三ＭＩＳ晶体管的阈值电压低于所述第二ＭＩＳ晶体管的阈值电压。

【技术特征摘要】
JP 2006-9-27 2006-2624221.一种半导体集成电路，包括第一功能块，其连接到第一电源线和第二电源线；第二功能块，其连接到所述第一电源线和所述第二电源线；以及电源开关，其设置在所述第一电源线和所述第一功能块之间，且被配置来在待机模式时切断所述第一电源线和所述第一功能块之间的电连接，其中所述第一功能块、所述第二功能块和所述电源开关分别包括第一MIS晶体管、第二MIS晶体管和第三MIS晶体管，并且所述第一到第三晶体管具有相同导电类型，其中所述第三MIS晶体管的阈值电压低于所述第二MIS晶体管的阈值电压。2. 如权利要求1所述的半导体集成电路，其中所述第三MIS晶体管的沟道杂质浓度低于所述第二 MIS晶体 管的沟道杂质浓度。3. 如权利要求1所述的半导体集成电路，其中在所述待机模式时，所述第三MIS晶体管中的衬底电位和源 极电位彼此不同。4. 如权利要求2所述...

【专利技术属性】
技术研发人员：山本宽，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]