包括双扩散结区的非易失性存储器件及其制造方法技术

非易失性存储器件包括在半导体衬底上的串选择栅极和地选择栅极，以及在串选择栅极和地选择栅极之间的衬底上的多个存储单元栅极。在多个存储单元栅极中的各个存储单元栅极之间，第一杂质区延伸到衬底中直至第一深度。在串选择栅极和与其紧邻的多个存储单元栅极中的第一个存储单元栅极之间、以及地选择栅极和与其紧邻的多个存储单元栅极中的最后一个存储单元栅极之间，第二杂质区延伸到衬底中直至大于第一深度的第二深度。还说明了相关制造方法。

【技术实现步骤摘要】
该U.S.非临时专利申请依据35U.S.C.& 119要求2006年10月19 日提出的韩国专利申请No.lO-2006-101949的优先权，在此，通过引用 将其整体并入本文。
技术介绍
本专利技术涉及一种半导体存储器件，并且更具体地，涉及一种非易 失性半导体存储器件以及其制造方法。即使切断电源，非易失性存储器件也可以保留所存储的数据。根 据连接结构，非易失性存储器件能分为NAND型快闪存储器件以及 NOR型快闪存储器件。在NAND型快闪存储器件中，串选择晶体管 SSL、多个存储单元晶体管和地选择晶体管GSL可串联连接。串选择 晶体管可通过接触插塞连接到位线，并且地选择晶体管可连接到公共 源线CSL。NAND型快闪存储器件的编程过程包括将0V电压施加到所选的 位线，并将1.8V 3.3V的电源电压施加到串选择晶体管的栅极。因此， 连接到所选位线的单元晶体管的沟道电压是OV。编程电压Vpgm可施 加到所选字线以使电子通过Fowler-Nordheim (FN)隧穿被注入到所选 单元晶体管。采用自升压(self-boosting)方法以防止连接到未选择位 线和所选字线的单元晶体管被编程。常规自加压方法包括将0V电压施加到地选择晶体管的栅极以切 断接地路径。将电源电压Vcc作为编程抑制电压施加到未选择位线和 未选择的串选择晶体管的栅极。编程电压Vpgm可施加到所选字线并 将导通电压(pass voltage) Vpass施加到未选择字线。因此，未选择单元晶体管的沟道电压被升高并可以防止未选择单元晶体管被编程。然 而，在常规自升压方法中，在串选择晶体管和与其相邻的存储单元晶 体管之间、以及地选择晶体管和与其相邻的存储单元晶体管之间的结 区中可能产生泄漏电流。而且，在结区中可能产生栅极感应泄漏电流(GIDL)和/或带带隧穿(band-to-band tunneling) (BTBT)。因此，可能降低自升压电平。同时，在常规NAND型快闪存储器中，由于当施加编程抑制电压 时的热载流子，可能导致发生软编程。由热载流子导致的该软编程可 能会频繁地发生在与地选择晶体管最相邻的存储单元晶体管中。当施 加编程抑制电压时，电源电压Vcc被施加到串选择晶体管的栅极，而 0V的电压被施加到地选择晶体管的栅极。地选择晶体管可具有不同于 升高电压的沟道电压。由此，由于热载流子导致的编程现象会发生在 与地选择晶体管紧邻的存储单元晶体管中。即，在紧邻的存储单元晶 体管中发生软编程。
技术实现思路
本专利技术的一些实施例可提供非易失性存储器件，其包括其上具 有器件隔离区的半导体衬底，器件隔离区之间限定了有源区；在有源 区上的串选择栅极和地选择栅极；在串选择栅极和地选择栅极之间的 有源区上的多个存储单元栅极；在多个存储单元栅极中的各存储单元 栅极之间的部分有源区中，延伸到有源区中第一深度的第一杂质区； 和在串选择栅极和与其紧邻的多个存储单元栅极中第一个存储单元栅 极之间的部分有源区中的、和在地选择栅极和与其紧邻的多个存储单 元栅极中最后一个存储单元栅极之间的部分有源区中的、延伸到该有 源区中大于第一深度的第二深度的第二杂质区。在一些实施例中，可与串选择栅极和地选择栅极的边缘部分相邻 地对称提供第二杂质区。在其他实施例中，该器件包括在与第一串选择栅极相邻的、有源 区上的第二串选择栅极，和在与第一地选择栅极相邻的、有源区上的 第二地选择栅极。第二杂质区可另外地提供于第一和第二串选择栅极 之间，和/或在第一和第二地选择栅极之间。在再一实施例中，第一杂质区可另外提供于串选择栅极和多个存 储单元栅极中第一个存储单元栅极之间的、以及地选择栅极和多个存 储单元栅极中的最后一个存储单元栅极之间的部分有源区中。根据本专利技术的另一实施例，制造非易失性存储器件的方法包括 在半导体衬底的有源区上、在地选择栅极和多个存储单元栅极之间形 成串选择栅极；在串选择栅极、地选择栅极和多个存储单元栅极之间 的部分有源区中，形成延伸到有源区中第一深度的第一杂质区；以及， 在串选择栅极和与其紧邻的多个存储单元栅极中第一个存储单元栅极 之间的部分有源区中，和在地选择栅极和与其紧邻的多个存储单元栅 极中的存储单元栅极最后一个之间的部分有源区中，形成延伸到有源 区中大于第一深度的第二深度的第二杂质区。根据本专利技术的其它实施例，NAND型快闪存储器件包括在衬底 上的第一和第二选择栅极图形，和在第一和第二选择栅极图形之间的、 在衬底上的多个存储单元栅极图形。在第一和第二选择栅极图形与多 个存储单元栅极图形中的各存储单元栅极图形之间的部分衬底中，设置多个源极/漏极区。在与第一和/或第二选择栅极图形紧邻的部分 衬底中的多个源极/漏极区中的各源极/漏极区延伸到衬底中直至比 在多个存储单元栅极图形之间的部分衬底中的多个源极/漏极区中各 源极/漏极区更大的深度。附图说明图1是根据本专利技术一些实施例的非易失性存储器件的平面图； 图2是沿着图1的线A-A'取得的截面图，其示出了根据本专利技术一 些实施例的非易失性存储器件；图3是沿着图1的线A-A'取得的截面图，其示出了根据本专利技术其 他实施例的非易失性存储器件；图4是沿着图1的线A-A'取得的截面图，其示出了根据本专利技术又 一实施例的非易失性存储器件；图5至7是沿着图1的线A-A'取得的截面图，其示出了根据本发 明一些实施例形成非易失性存储器件的方法；图8是沿着图1的线A-A'取得的截面图，其示出了根据本专利技术其 他实施例形成非易失性存储器件的方法；和图9是沿着图1的线A-A'取得的截面图，其示出了根据本专利技术再 一实施例形成非易失性存储器件的方法。具体实施方式以下参考附图更全面地描述本专利技术，图中示出了本专利技术的实施例。 然而，本专利技术体现为很多种不同形式并不应认为其限于在此列出的实 施例。而是，提供这些实施例，以使本公开全面且完整，并将全面地 将本专利技术的范围转达给本领域技术人员。在图中，为了清楚起见，放 大了层和区的尺寸和相对尺寸。贯穿全文，相似的附图标记表示相似 的元件。应当理解，尽管在此使用术语第一、第二、第三等以描述各个元 件、部件、区域、层和/或部分，但是这些元件、部分、区域、层和 /或部分不应受这些术语的限制。这些术语仅用于区分一个元件、部 件、区、层或部分与另一个区域、层或部分。由此，以下讨论的第一 元件、部件、区域、层或部分可称作是第二元件、部件、区域、层或 部分，而不脱离本专利技术的教导。在此使用间隙相对术语如下方、以下、下面、在…… 之下、上方、上面等以便于描述，从而描述一个元件或特 征与另一个(多个)元件或一个(多个)特征的关系，如图中所示。应当理解，空间上的相对术语意为，除了图中描述的取向之外，其还 包括使用或操作中的器件的不同取向。例如，如果图中的器件反转， 则此时，描述为在其他元件或特征以下、下方、下面的 元件将被取向为在其他元件或特征上方。由此，示意性术语以 下、在……下面能包括上方和下方两个取向。可另外定向器件 (旋转90度或者以其它取向)，且相应地也以在此使用的空间相对描 述语言进行阐述。此外，还可理解，当将层称作在两层之间时， 其可以是两层之间仅有的层，或者还可以是存在一个或多个中间层。在此使用的术语仅用于描述特定实施例定目的，并本文档来自技高网...

【技术保护点】
一种非易失性存储器件，其包括：半导体衬底，其上包括器件隔离区，所述器件隔离区限定了其间的有源区；在所述衬底的有源区上的串选择栅极和地选择栅极；在所述串选择栅极和地选择栅极之间的有源区上的多个存储单元栅极；第一 杂质区，其在所述多个存储单元栅极之间的部分有源区中，延伸到所述有源区中直至第一深度；以及第二杂质区，其在所述串选择栅极和与其紧邻的所述多个存储单元栅极中的第一个存储单元栅极之间的部分有源区中、以及在所述地选择栅极和与其紧邻的所述多个 存储单元栅极中的最后一个存储单元栅极之间的部分有源区中，延伸到所述有源区中直至大于所述第一深度的第二深度。

【技术特征摘要】
KR 2006-10-19 10-2006-01019491.一种非易失性存储器件，其包括半导体衬底，其上包括器件隔离区，所述器件隔离区限定了其间的有源区；在所述衬底的有源区上的串选择栅极和地选择栅极；在所述串选择栅极和地选择栅极之间的有源区上的多个存储单元栅极；第一杂质区，其在所述多个存储单元栅极之间的部分有源区中，延伸到所述有源区中直至第一深度；以及第二杂质区，其在所述串选择栅极和与其紧邻的所述多个存储单元栅极中的第一个存储单元栅极之间的部分有源区中、以及在所述地选择栅极和与其紧邻的所述多个存储单元栅极中的最后一个存储单元栅极之间的部分有源区中，延伸到所述有源区中直至大于所述第一深度的第二深度。2. 如权利要求1的非易失性存储器件，其中与所述串选择栅极和 所述地选择栅极的边缘部分相邻地对称提供所述第二杂质区。3. 如权利要求2的非易失性存储器件，其中所述第二杂质区进一 步延伸到所述串选择栅极和所述地选择栅极的边缘部分的下方。4. 如权利要求1的非易失性存储器件，其中与所述串选择栅极和地选择栅极紧邻的部分第二杂质区延伸到有源区中，直至比与所述多 个存储单元栅极中的第一和最后一个存储单元栅极紧邻的部分第二杂质区更大的深度。5. 如权利要求1的非易失性存储器件，还包括-在所述有源区上的第二串选择栅极，其与第一串选择栅极相邻， 其中在第一和第二串选择线之间，所述第二杂质区延伸到有源区 中直至第二深度。6. 如权利要求1的非易失性存储器件，还包括在所述有源区上的第二地选择栅极，其与所述第一地选择栅极相邻，其中在第一和第二地选择线之间，所述第二杂质区延伸到所述有 源区中直至第二深度。7. 如权利要求1的非易失性存储器件，其中，在所述串选择栅极 和所述多个存储单元栅极中的第一个存储单元栅极之间、以及在所述 地选择栅极和所述多个存储单元栅极中的最后一个存储单元栅极之间 的部分有源区中，所述第一杂质区延伸到有源区中直至第一深度。8. 如权利要求1的非易失性存储器件，其中所述第一杂质区具有 比所述第二杂质区大的杂质浓度。9. 如权利要求1的非易失性存储器件，其中所述多个存储单元栅 极中的每一个都包括隧穿绝缘层、电荷存储层、电介质层和栅极导电 层。10. 如权利要求9的非易失性存储器件，其中所述栅极导电层包 括具有约4eV或更高功函数的材料。11. 如权利要求9的非易失性存储器件，其中所述电介质层包括 具有大于隧穿绝缘层的介电常数。12. 如权利要求1的非易失性存储器件，其中所述多个存储单元 栅极中的每个包括电荷存储层和栅极导电层，且其中电荷存储层包括 选自由氮化硅层、纳米结晶硅层、纳米结晶硅锗层、纳米结晶金属层、 氧化铝层、氧化铪层、氧化铝铪层以及氧化硅铪层构成的组中的至少 一层。13. 如权利要求1的非易失性存储器件，其中所述第一杂质区包 括具有与衬底相反导电类型的杂质离子。14. 如权利要求1的非易失性存储器件，其中所述第一杂质区包 括砷离子，且其中第二杂质区包括磷离子。15. 如权利要求1的非易失性存储器件，其中所述半导体衬底包括选自由单晶硅层、SOI (绝缘体上硅)、形成在硅锗层上的硅层、形成在绝缘层上的硅单晶层以及形成在绝缘层上的多晶硅层所构成的组 中的至少一个。16. —种制造非易失性存储器件的方法，该方法包括 在半导体衬底的有源区上形成串选择栅极、地选择栅极以及介于其间的多个存储单元栅极；在所述串选择栅极、所述地选择栅极和所述多个存储单元栅极之间的部分有源区中，形成延伸到有源区中直至第一深度的第一杂质区； 以及在所述串选择栅极和与其紧邻的所述多个存储单元栅极中的第一 个存储单元栅极之间的部分有源区中、以及在所述地选择栅极和与其紧邻的所述多个存储单元栅极中的最后一个存储单元栅极之间的部分 有源区中，形成延伸到有源区中直至大于所述第一深度的第二深度的 第二杂质区。17. 如权利要求16的方法，其中形成第二杂质区包括在所述多个存储单元栅极和所述...

【专利技术属性】
技术研发人员：吴东妍，宋在爀，李昌燮，李昌炫，金铉宰，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]