感测式半导体封装件及其制法制造技术

本发明专利技术公开了一种感测式半导体封装件及其制法，提供一包含有多个感测芯片的晶圆，以将其接置于一具有绝缘层、多条导电线路及底板的承载板上，并对应相邻感测芯片主动面的焊垫间形成多个外露出该导电线路的凹槽，从而于该凹槽处形成电性连接相邻芯片主动面焊垫及该导电线路的金属层，接着于该晶圆上接置透光体以封盖该芯片感测区，并移除该底板以外露出该导电线路及绝缘层，再沿各该感测芯片间进行切割，以形成多个感测式半导体封装件，从而可避免现有技术于晶圆非主动面形成倾斜槽口，因不易对准至正确位置所产生槽口位置偏移，以及于该倾斜槽口中所形成的线路与主动面线路连接处易发生应力集中、断裂的问题。

【技术实现步骤摘要】

本专利技术涉及一种感测式半导体封装件及其制法，特别是涉及一种晶圆级(Wafer-level)封装的感测式半导体封装件及其制法。技术背景传统的影像感测式封装件(Image sensor package),如美国专利 第6,384,472及6， 509， 636号所揭露，主要是将感测式芯片(Sensor chip)接置于一芯片承载件上，并通过焊线加以电性连接该感测式芯片 及芯片承载件后，于该感测式芯片上方封盖住一玻璃，以供影像光线 能为该感测式芯片所撷取。如此，该完成构装的影像感测式封装件即 可供系统厂进行整合至如印刷电路板(PCB)等外部装置上，以供如数字 相机(DSC)、数字摄影机(DV)、光学鼠标、及行动电话等各式电子产品 的应用。同时随着信息传输容量持续扩增，以及电子产品微小化与可携式 的发展趋势，导致一般集成电路的高输入/输出(1/0)、高散热、及尺 寸縮小化的需求更加受到重视，亦促使集成电路的封装型态朝向高电 性及小尺寸的方向演进，因此，业界逐发展出一种晶圆级(Wafer-level) 封装的感测式半导体封装件，藉以直接在晶圆上进行封装，以供感测 式芯片得以直接电性连接至外部装置，进而有效应用于小型化的电子 产品中。请参阅图1A至图IE,美国专利US6，646，289所揭示的晶圆级 (Wafer-level)封装的感测式半导体封装件及其制法，提供一具多个感 测芯片10的晶圆100，以于相邻感测芯片10的焊垫11间形成延伸线 路12 (如图1A所示)；再将一玻璃13通过一黏着层14而黏置于该晶圆 IOO(如图1B所示)；接着薄化该晶圆100，并于该晶圆IOO背面黏置一 覆盖层15后，再对应相邻感测芯片10间以例如蚀刻方式形成一穿过 该覆盖层15、感测芯片10、延伸线路12而内凹至该玻璃13的倾斜槽口 16(如图1C所示)；于该倾斜槽口 16表面及该倾斜槽口 16附近的覆 盖层15表面形成金属绕线17，并使该金属绕线17电性连接至该延伸 线路12 (如图1D所示)；之后于该覆盖层15表面的金属绕线17上植接 焊球18，并沿各该感测芯片10间进行切割作业，以制得晶圆级 (Wafer-level)封装的感测式半导体封装件(如图IE所示)。另外美国 专利US6, 777， 767亦揭示出相似的技术。复请参阅图2A，但是在前述的感测式半导体封装件中，由于自该 晶圆背面形成倾斜槽口关系，因此该半导体封装件侧面呈现倾斜切角 形态，亦即其垂直剖面呈倒梯形(平面宽度由上逐渐向下縮短)结构， 因而形成于该半导体封装件侧面的金属绕线与芯片顶面焊垫的延伸线 路连接处呈锐角接触，而易发生应力集中造成连接处产生断裂C的问 题，再者，由于前述制程中是从晶圆背部形成倾斜槽口，故不易对正 至正确位置，造成倾斜槽口的设置位置相对原感测芯片间切割线偏移S 距离，亦即造成倾斜槽口至延伸线路的位置发生偏移，进而使该延伸 线路用以连接至该金属绕线的位置产生偏差，导致金属绕线与延伸线 路无法正确及有效的连接，甚至毁损到芯片。再者，如图2B所示，前述技术于晶圆薄化作业中，因各该感测芯 片于中央位置的感测区上未设有供接置玻璃的黏着层，而相对造成此 部分的悬空，如此即易因研磨的应力而产生芯片裂损C'的问题。因此，如何设计一种可避免线路发生断裂的晶圆级(Wafer-level) 感测式半导体封装件及其制法，同时复可避免现有技术中从晶圆背面 形成槽口的对位误差而导致线路电性连接不良，及薄化业中芯片毁损 的问题，确为相关领域上所需迫切面对的问题。
技术实现思路
鉴于前述现有技术的缺陷，本专利技术的主要目的是提供一种感测式 半导体封装件及其制法，从而可避免线路连接处因夹角尖锐发生应力 集中及断裂问题。本专利技术的再一目的是提供一种感测式半导体封装件及其制法，从 而可避免现有技术中从晶圆背面形成槽口的对位误差而导致线路电性 连接不良及芯片毁损问题。本专利技术的另一目的是提供一种感测式半导体封装件及其制法，从 而可避免现有技术中于晶圆薄化时，因芯片部分相对位置悬空，造成 芯片毁损问题。为到达前述及其它目的，本专利技术的感测式半导体封装件的制法包 括提供一包含有多个感测芯片的晶圆及一承载板，该晶圆及感测芯 片具有相对的主动面及非主动面，该感测芯片的主动面上设有感测区 及多个焊垫，另该承载板具有一底板、设于该底板上的多条导电线路、 及覆盖该底板及导电线路的绝缘层，以将该晶圆接置于该承载板的绝 缘层上；于相邻感测芯片主动面的焊垫间形成多个凹槽，且该凹槽深 度为至该导电线路位置；于该凹槽处形成一金属层，并使该金属层电 性连接至感测芯片的焊垫及该承载板的导电线路；于该晶圆上接置透 光体以封盖该感测区；移除该承载板的底板而外露出该导电线路及绝 缘层；以及沿各该感测芯片间进行切割，以形成多个感测式半导体封 装件。前述制法中，该承载板的制法包括提供一金属材料的底板；于 该金属底板上形成一阻层，并令该阻层形成有多个外露出该金属底板 的开口；于该开口中电镀形成导电线路；移除该除该阻层；以及于该 金属底板上形成覆盖该导电线路及金属底板的绝缘层。另外，于移除该底板后，复可于该绝缘层上形成一拒焊层，并令 该拒焊层形成有外露该导电线路的开口，以供植设导电元件，再沿各 该感测芯片间进行切割，以形成多个感测式半导体封装件。再者，为增加金属层与感测芯片间的附着性及绝缘性，在相邻感 测芯片主动面的焊垫间形成多个凹槽(该凹槽深度为至承载板的导电 线路位置)后，可先于该凹槽中填覆绝缘填充层，再于该绝缘填充层中 形成开口，以于该开口中形成一金属层，并使该金属层电性连接至感 测芯片的焊垫及该承载板的导电线路，后续即可于该晶圆上接置透光 体以封盖该感测区、移除该承载板的底板而外露出该导电线路及绝缘 层、以及沿各该感测芯片间进行切割，以形成多个感测式半导体封装 件。该绝缘填充层例如为聚亚酰胺(Polyimide， PI)。通过前述的制法，本专利技术还提供一种感测式半导体封装件，包括: 绝缘层，具有相对的顶面及底面；导电线路，设于该绝缘层底面周围；感测芯片，具有相对的主动面及非主动面，以通过其非主动面而接置于该绝缘层顶面上，且于该主动面上形成有感测区与多个焊垫；金属 层，设于该感测芯片及绝缘层侧边，以电性连接该感测芯片的焊垫及 绝缘层底面的导电线路；以及透光体，形成于该感测芯片的主动面上 以封盖该感测区。另外，该金属层与该感测芯片侧边之间设有一绝缘填充层，藉以 增加该金属层与感测芯片的附着性及绝缘性。因此，本专利技术的感测式半导体封装件及其制法主要提供一包含有 多个感测芯片的晶圆，其中该晶圆可预先进行薄化，以将其接置于一 具有绝缘层、多条导电线路及底板的承载板上，并对应相邻感测芯片 主动面的焊垫间形成多个外露出该导电线路的凹槽，从而于该凹槽处 形成电性连接相邻芯片主动面焊垫及该导电线路的金属层，接着于该 晶圆上接置透光体以封盖该感测区，并移除该底板以外露出该导电线 路及绝缘层，再沿各该感测芯片间进行切割，以形成多个晶圆级 (wafer-level)感测式半导体封装件。如此，通过本专利技术的制法即可免 除现有技术在晶圆背部形成槽口时，因不易对正正确的位置，造成槽 口位置偏移，线路无法正确连接，甚至毁损芯片等问题，同时亦可避 本文档来自技高网...

【技术保护点】
一种感测式半导体封装件的制法，包括：提供一包含有多个感测芯片的晶圆及一承载板，该晶圆及感测芯片具有相对的主动面及非主动面，该感测芯片的主动面上设有感测区及多个焊垫，另该承载板具有一底板、设于该底板上的多条导电线路、及覆盖该底板及导电线路的绝缘层，以将该晶圆接置于该承载板的绝缘层上；于相邻感测芯片主动面的焊垫间形成多个凹槽，且该凹槽深度为至该导电线路位置；于该凹槽处形成金属层，并使该金属层电性连接至相邻感测芯片的焊垫及该承载板的导电线路；于该晶圆上接置透光体以封盖该感测区；移除该承载板的底板而外露出该导电线路及绝缘层；以及沿各该感测芯片间进行切割，以形成多个感测式半导体封装件。

【技术特征摘要】
CN 2007-3-7 200710086014X1. 一种感测式半导体封装件的制法，包括提供一包含有多个感测芯片的晶圆及一承载板，该晶圆及感测芯片具有相对的主动面及非主动面，该感测芯片的主动面上设有感测区及多个焊垫，另该承载板具有一底板、设于该底板上的多条导电线路、及覆盖该底板及导电线路的绝缘层，以将该晶圆接置于该承载板的绝缘层上；于相邻感测芯片主动面的焊垫间形成多个凹槽，且该凹槽深度为至该导电线路位置；于该凹槽处形成金属层，并使该金属层电性连接至相邻感测芯片的焊垫及该承载板的导电线路；于该晶圆上接置透光体以封盖该感测区；移除该承载板的底板而外露出该导电线路及绝缘层；以及沿各该感测芯片间进行切割，以形成多个感测式半导体封装件。2. 根据权利要求1所述的感测式半导体封装件的制法，其中，该 承载板的制法包括提供一金属材料的底板；于该金属底板上形成一阻层，并令该阻层形成有多个外露出该金 属底板的开口；于该开口中电镀形成导电线路； 移除该除该阻层；以及于该金属底板上形成覆盖该导电线路及金属底板的绝缘层。3. 根据权利要求1所述的感测式半导体封装件的制法，其中，该 绝缘层的材料为B-stage的环氧树脂(印oxy)及聚亚酰胺(Polyimide) 的其中一者。4. 根据权利要求1所述的感测式半导体封装件的制法，其中，该 晶圆是预先进行薄化作业后再置于该承载板上。5. 根据权利要求1所述的感测式半导体封装件的制法，其中，该 凹槽为U形、V形、及Y形的其中一者。6. 根据权利要求1所述的感测式半导体封装件的制法，其中，该 金属层的制法包括于该晶圆主动面及凹槽表面形成一导电层；于该导电层上形成一阻层，并令该阻层形成有对应该凹槽处的开于该阻层开口中形成金属层，并使该金属层电性连接至相邻感测 芯片的焊垫及该承载板导电线路；以及 移除该阻层及其所覆盖的导电层。7. 根据权利要求6所述的感测式半导体封装件的制法，其中，该 导电层为焊块底部金属层(UBM)，是利用溅镀(sputtering)及蒸镀 (vaporizing)的其中一方式形成，且其材料为钛/铜/镍(Ti/Cu/Ni)、 钛化钨/金(TiW/Au)、铝/镍化钒/铜(Al/NiV/Cu)、钛/镍化钒/铜 (Ti/NiV/Cu)、钛化钨/镍(TiW/Ni)、钛/铜/铜(Ti/Cu/Cu)、钛/铜/铜/ 镍(Ti/Cu/Cu/Ni)的其中一者。8. 根据权利要求1所述的感测式半导体封装件的制法，其中，该 透光体是通过一黏着层而黏置于该晶圆，该黏着层对应黏着于该感测 芯片周围且覆盖该金属层，但是未覆盖至该感测芯片的感测区，以使 该透光体遮盖且封闭该感测芯片的感测区。9. 根据权利要求1所述的感测式半导体封装件的制法，其中，该 承载板的底板移除后，复于该绝缘层上形成一拒焊层，并令该拒焊层 形成有外露该导电线路的开口，以供设置导电元件，再沿各该感测芯 片间进行切割，以形...

【专利技术属性】
技术研发人员：黄建屏，张正易，詹长岳，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：71[中国|台湾]