半导体器件制造技术

本发明专利技术涉及一种半导体器件。该半导体器件具有沟槽隔离结构和包含至少一个阱区域、ＭＯＳ晶体管和用于电连接各个元件的互连的高压电路部分。用于防止反型层形成的电极形成靠近该阱区域的端部的该沟槽隔离区域之上并且在该互连之下的区域中，用于防止由于该互连的电位在该半导体衬底的表面上的反型层的寄生形成，并且固定在与其下的该半导体衬底相同的电位。此外，保护环区域由与该半导体衬底相同的导电类型的重掺杂杂质区域形成，其被设置在用于防止反型层形成的该电极之下并且固定在与该半导体衬底相同的电位以俘获载流子从而防止闩锁。

【技术实现步骤摘要】
半导 件专利技术背景1. 駄领域本专利技术涉及一种具有沟槽隔离结构的半导mi件，其应用于具有多电源电压的CMOS器件等。2. 背景駄在具有舰多电源电压的CMOS器件的半导^^件中，提高形成诸如逻辑 电路的内部电路的低压部分的集成度并且同时防止在器件隔离区域形成寄生晶 体管以确保(secure)用于输A/输出电路等的高压部分的闩锁电阻(latch-up resistance)是重要的。,来，器件隔离ilii沟槽隔离来实现，其在很多情况下比LOCOS隔离 更适合用于更高的集成度。然而在LOCOS中，可以容易地形成用于防止寄生 沟道的重掺杂杂质区域(即所谓的沟道截断区域或者场掺杂区域)以防止半导 ##底的反型(inv節ion)，并且因此，用于高压电路的器件隔离特性是很好的。 另一方面，其中沟槽隔离被用于器件隔离的半导体器件存在的问题是，由于在 沟槽隔离区域之上ffi31的互连的电位，因为寄生反型层形成在沟槽隔离区域下 部的半导^M底的表面上很容易形成寄生沟道，导致尤其形成了高压电源电路 部分这样的问题。现在参考图3来描述反,和寄生沟道的形礙卩由于反,和寄生沟道的 形成而导致的闩锁。图3是示出本文档来自技高网...

【技术保护点】
一种半导体器件，包括：　　　　半导体衬底；　　　　布置在该半导体衬底上的高压电路部分和低压电路部分；　　　　沟槽隔离结构，其通过沟槽隔离区域隔离在该高压电路部分和在该低压电路部分中的元件，　　　　该高压电路部分包括：　　　　阱区域；　　　　ＭＯＳ晶体管；和　　　　用于电连接各元件的互连；和　　　　用于防止反型层形成的电极，其提供设置在靠近该阱区域的端部的该沟槽隔离区域之上并且位于该互连之下的区域中，用于防止由于该互连的电位而在该半导体衬底的表面上反型层的寄生形成。

【技术特征摘要】
JP 2007-2-17 2007-0372261. 一种半导体器件，包括半导体衬底；布置在该半导体衬底上的高压电路部分和低压电路部分；沟槽隔离结构，其通过沟槽隔离区域隔离在该高压电路部分和在该低压电路部分中的元件，该高压电路部分包括阱区域；MOS晶体管；和用于电连接各元件的互连；和用于防止反型层形成的电极，其提供设置在靠近该阱区域的端部的该沟槽隔离区域之上并且位于该互连之下的区域中，用于防止由于该互连的电位而在该半导体衬底的表面上反型层的寄生形成。2、 如权利要求1所述的半导,件， 其中该高压电路部分进一步包括 第一导电IIM的半导^M底； 该第一导电类型的第一阱；和 第二导电类型的第二阱，并且其中该用于防止反型层形成的电极形fiffi该第一阱端部的区域和该第二阱 端部的区域的每一区域中，位于该第一阱和该第二阱之间的接合处，位于该沟 槽隔离区^上和该互^下。3、 如权利要求2所述的半导鄉件，其中形成在第一阱之上的用于防止反型层形成的电极的电位与该第一阱的 电位相同，并且其中形^第二阱之上的用于防止反型层形成的电极的电位与该第二阱的4、 卩权利要求2所述的半导條件，进一步包括第一保护环区域，由与该第一阱相同的导电类型的重,杂质区域形成， 其被设置在该第一阱之上形成的用于防止反,形成的电极之下且与在该第一阱之上形成的用于防止反型层形成的电极电连接，用于稳定地固定该第一阱的电位，并且当发MX极舰时俘获载流子以防止闩锁；和第二保护环区域，其由与该第二阱相同的导电类型的重,杂质区域形成， 其被设置在该第二阱之上形成的用于防止反型层形成的电极之下且与在...

【专利技术属性】
技术研发人员：鹰巢博昭，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：JP[日本]