半导体存储器试验装置制造方法及图纸

一种半导体存储器试验装置，在ｍ个不良解析存储器单元１３↓［１］～１３↓［ｍ］中分别设置与交替动作的相数相同的ｎ个输入端子组ＩＮ↓［１］～ＩＮ↓［ｎ］，在低速试验方式时，在所有的输入端子组ＩＮ↓［１］～ＩＮ↓［ｎ］中分别输入低速故障数据ＬＦＡＬ↓［１］～ＬＦＡＬ↓［ｎ］，在各不良解析存储器单元的存储器控制部ＭＣＯＮ中设置与交替动作的相数相同数量的ｎ个故障格式部ＦＬＦＯ↓［１］～ＦＬＦＯ↓［ｎ］，由此来在各存储块ＭＢＬＫ的ｎ个存储体ＢＮＣ＃～ＢＮＣ＃ｎ中分别存储低速故障数据ＬＦＡＬ↓［１］～ＬＦＡＬ↓［ｎ］。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种适合于试验作为集成电路的存储器(半导体集成电路存储器，以下称为IC存储器)这样的半导体存储器的存储器试验装置，详细地说，涉及一种存储半导体存储器的试验结果的不良解析存储器。在图4中表示出了这种现有的存储器试验装置的基本构成。举例的存储器试验装置由定时发生器11、方式发生器12、波形整形器14、逻辑比较器16和不良解析存储器13构成。通过提供由定时发生器11所发生的基准时钟，方式发生器12发生提供给被试验IC存储器(以下简称为被试验存储器)15的地址信号(ADR)、试验方式数据信号(DATA)、控制信号(CNTL)。这些信号被提供给波形整形器14而整形为试验中所需要的波形，然后，施加给被试验存储器15。被试验存储器15根据经过波形整形器14所送来的控制信号而控制其写入和读出动作，来进行由波形整形器14所施加的试验方式数据的写入动作和该写入的试验方式数据信号的读出动作。被写入到被试验存储器15中的试验方式数据信号在其后被读出，该读出的试验方式数据信号被提供给逻辑比较器16，在这里，同由方式发生器12所提供的期待值方式数据信号(EXP)进行比较，检测是否在两个信号之间存在不一致，以此来进行被试验存储器15是否良好的判定。当两个信号不一致时，从逻辑比较器16给不良解析存储器13输出故障(failure)信号，与该故障信号相对应的故障数据被存储在由来自方式发生器12的地址信号(ADR)所指定的不良解析存储器13的地址中。通常，当两个信号相一致时，逻辑比较器16发生合格(pass)信号，而不把与该合格信号相对应的数据存储到不良解析存储器13中。这样一来，在不良解析存储器13中存储代表在一连串的试验中所发生的被试验存储器15的不良存储器单元位置的故障数据。在试验结束后，参照存储在该不良解析存储器13中的故障数据来进行被试验存储器15的不良解析。例如，在为了补救错误而加以利用的情况下，通过读出的故障数据来制作故障图，来判定是否能够通过设在被试验存储器15中的补救手段来补救检测到的不良位置(不良单元)。上述不良解析存储器13具有四个输入输出端子I／O1、I／O2、I／O3和I／O4(被试验存储器15的位宽为四位)，为此，在四位的试验方式数据信号被提供给被试验存储器15时，不良解析存储器15被构成为图5所示的那样。图5与被试验存储器15一起表示图4所示的不良解析存储器13和逻辑比较器16的一个具体例子。地址信号和四位的试验方式数据信号由方式发生器12通过波形整形器14提供给被试验存储器15，来进行试验方式数据信号的写入和读出。从被试验存储器15所读出的四位的试验方式数据信号在逻辑比较器16中与由方式发生器12所提供的期待值方式数据信号进行比较。逻辑比较器16由分别连接在被试验存储器15的对应输入输出端子I／O～I／O4上的四个逻辑门组成，当从被试验存储器15所读出的试验方式数据信号与由方式发生器12所提供的期待值方式数据信号相一致时，输出指示该存储器单元是正常的逻辑[1](H逻辑)的脉冲信号，当两个信号不一致时，输出指示该存储器单元是不正常的逻辑(L逻辑)的故障信号。这些故障信号FAL1～FAL4被提供给不良解析存储器13。不良解析存储器13，由于在该例子中被试验存储器15的位宽是四位，所以由具有分别连接在被试验存储器15的四个输入输出端子I／O～I／O4上的一位的数据宽度的四个存储器例如静态RAM(随机存取存储器，以下称为X1SRAM)所构成，故障数据被分别存储在这四个X1SRAM(X1SRAM1、X1SRAM2、X1SRAM3、X1SRAM4)中。在图示的例子中，在由逻辑比较器16所输出的故障信号FAL1～FAL4被提供给各X1SRAM1～X1SRAM4的芯片选择端子／CS之后，仅在试验方式数据信号和期待值方式数据信号不一致的情况下，L逻辑被输入芯片选择端子／CS，该L逻辑所输入的X1SRAM成为启动状态。由此，与供给X1SRAM的写入端子WE的写入指令脉冲WE同步而提供给数据输入端子FD0～FD3的H逻辑写入到在该时刻提供给该X1SRAM的地址端子An的地址信号所指定的地址中。这样一来，故障数据被依次写入到各X1SRAM1～X1SRAM4中。图6表示与不良解析存储器13相对的故障数据的存储格式的一个例子。上述的不良解析存储器13的结构和动作是试验通常速度(比较低的速度)的半导体存储器时的结构和动作。半导体存储器试验装置也附加有高速的试验半导体存储器的结构。具体地说，附加有这样的结构对应于被试验存储器15的各输入输出端子，在不良解析存储器13上设置多个通常速度且相同存储容量的存储器，把该多个存储器错开少许定时，即，进行时分动作来提高作为整体的工作速度，就能存储高速存储器的故障数据。下面把这样的动作称为交替(interleave)动作。为了执行交替动作，在图5所示的例子的情况下，需要设置将图示的不良解析存储器13的存储器结构(由X1SRAM1～X1SRAM4构成)进行时分的数(下面称为交替的相(way)数)。一个存储器结构也被称为存储体(bank)，如果交替动作的相数为四相，就需要准备四个存储体。即，需要设置四组由X1SRAM1～X1SRAM4构成的存储器结构。这样，将各组的X1SRAM1～X1SRAM4进行交替动作(时分动作)。图7是表示四相交替动作的概况的波形图。如图7C所示的那样，从高速的被试验存储器所读出的高速故障数据HFAL按照图7B所示的四相存储体选择信号S1、S2、S3、S4被分别分配存储在四个存储体#1～#4中。这样，构成各存储体#1～#4的X1SRAM1～X1SRAM4能够以比高速故障数据HFAL的周期长四倍的周期T来进行动作。图8表示能够切换高速和低速方式来动作的现有的不良解析存储器13的构成的一个例子，在该例子中，表示出由多个不良解析存储器单元131～13m构成不良解析存储器13的情况。如果不管高速试验方式和低速试验方式的差别而使能够同时进行试验的被试验存储器的数量为m个的话，则不良解析存储器单元也设置131～13m的m个。在m个不良解析存储器单元131～13m中分别设置存储器控制部MCON和存储块MBLK．。该存储块MBLK包括与交替动作的相数相对的存储体(存储器构成)BNC#1～BNC#n。在图示的例子中，为了使n相的交替动作能够进行，各存储块具有存储体BNC#1～BNC#n的n个存储体。各存储体由与被试验存储器的位宽相同数量的存储器X1SRAM构成。存储器控制部MCON由故障格式部FLFO、存储体选择部BLSE、动作频率寄存器FRG、移位器(shifter)FT所构成。故障格式部FLFO切下(取出)与被试验存储器的输出位宽相对应的位宽，给各个存储体BNC#1～BNC#n提供具有与被试验存储器输出的位宽相同位宽的故障数据。存储体选择部BLSE输出与低速试验方式和高速试验方式相对应的存储体选择(bank select)信号。即，在低速试验方式中，通过在动作频率寄存器FRG中所设定的值而生成存储体选择信号，通过地址信号(通常是为了选择由方式发生器12所发生的地址信号内的X1SRAM的上位)，一般仅向第一存储体BNC#1输出该存储体选择信号，把该存储体BNC#1本文档来自技高网...

【技术保护点】
一种半导体存储器试验装置，在存储对被试验半导体存储器进行试验的结果的故障数据的不良解析存储器中，设置与能够在对高速的半导体存储器进行试验的高速试验方式下同时进行试验的半导体存储器的个数相同数量的存储块，在这些存储块中，分别具有与交替动作的相数相对应的数量的存储体，其特征在于， 在对低速的半导体存储器进行试验的低速试验方式下，把上述不良解析存储器的各存储块的各存储体指定给同时进行试验的被试验存储器的故障数据的存储区域，把各被试验存储器的故障数据存储到各存储体中。

【技术特征摘要】
【国外来华专利技术】JP 1997-3-19 066788/971．一种半导体存储器试验装置，在存储对被试验半导体存储器进行试验的结果的故障数据的不良解析存储器中，设置与能够在对高速的半导体存储器进行试验的高速试验方式下同时进行试验的半导体存储器的个数相同数量的存储块，在这些存储块中，分别具有与交替动作的相数相对应的数量的存储体，其特征在于，在对低速的半导体存储器进行试验的低速试验方式下，把上述不良解析存储器的各存储块的各存储体指定给同时进行试验的被试验存储器的故障数据的存储区域，把各被试验存储器的故障数据存储到各存储体中。2．根据权利要求1所述的半导体存储器试验装置，其特征在于，上述不良解析存储器具有与在高速试验方式下能够同时进行试验的半导体存储器的个数相同数量的不良解析存储器单元，各不良解析存储器单元由与交替动作的相数相对应的数量的输入端子组、存储器控制部和上述存储块所构成，上述存储器控制部包括与交替动作的相数对应的数量的故障格式部、发生选择上述存储块的存储体的存储体选择...

【专利技术属性】
技术研发人员：佐藤新哉，藤崎健一，
申请(专利权)人：株式会社爱德万测试，
类型：发明
国别省市：JP[日本]