只读存储器制造技术

公开了一种只读存储器，其具有一组分别与主位线和辅位线相连的存储器块，一组用于存储信息的存储器单元，以及用于通过该主位线读取存储在存储器单元中的信息的读取放大器。该存储器还具有一个放置在这些块之间并具有一组连接主位线和辅位线的块选择晶体管的块选择部分。辅位线延伸到至少一个相邻的块并通过块选择部分另外连接到主位线。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及只读存储器(ROM)，更具体地说是涉及NOR型ROM(异或型ROM)。异或型ROM作为一种ROM(或掩模ROM)已被广泛地使用，其存储器单元的源和漏是由N型导电扩散区形成的且字线垂直于扩散区排列。在Hotta等人的美国专利No．5，268，861，及T．Iwase的美国专利No．5，349，563中已提出了一种在N型扩散层中具有一个存储器单元阵列的电路图。附图说明图1所示为一个ROM中存储器单元阵列的Hottas电路结构，图2所示为相同单元阵列的平面图。图1中，位线是由主位线MBL1～MBL4和辅位线SB1～SB8构成的。奇数编号的主位线中的一条通过奇数编号的存储单元选择晶体管BSO1～BSO4中的两个分别连接到两个奇数编号的辅位线上，其中BSO1和BSO3的栅耦连到存储单元选择线BO1上而BSO2和BSO4的栅耦连到BO2上，偶数编号的主位线中的一条通过偶数编号的存储单元选择晶体管BSE1～BSE4中的两个分别连接到两条偶数编号的辅位线上，其中BSE1和BSE3的栅耦连到存储单元选择线BE1上而BSE2和BSE4的栅耦连到BE2上。奇数编号的主位线MBL1和MBL3耦连到读取放大器SA1和SA2上，偶数编号的主位线MBL2和MBL4分别通过晶体管Q2和Q3接地，Q2与Q3的栅连接到控制信号VS。横穿位线的字线WL1～WLn被耦连到按行方向排列的存储器单元的控制栅上，而每条辅位线被耦连到相邻的存储器单元上。在读取操作中，假设M41是导通单元(on-cell)并被选中，BO1和BE2被置为高电位而BO2和BE1保持低电位。WL1变为高电平而VS如此之高以致于使Q2导通。因此，从MBL到地之间通过BSO3，SB5，M41，SB4，BSE2，MBL2及Q2形成了读取电流的通路。参照图2，众所周知，读取电流通路包括由扩散层，一个栅氧化物层和字线所垂直地形成并经过上述位置的两个区3和4。读取电流通路所涉及的这种杂散电容的构造引起了读取电压的电平被其减小，导致读取操作的效率的降低。另一方面，辅位线由N导电类型扩散层形成，其被用于存储单元选择晶体管的有源区并决定了如图2所示的存储单元选择晶体管的沟宽W。对存储单元选择晶体管沟宽的限制使得导通电阻(当读取电流流过一个单元时的电阻)增加从而减小了导通单元的读取电流量。另外，主位线通过接触孔2连接到存储单元选择晶体管的有源区的扩散层的区1处。根据这种结构，主位线和区2之间的结点电容及在位线上的存储单元选择晶体管栅电容严重地影响了数据存取的速度。因此，本专利技术的一个主要目的是提供一种能够提高数据读取速度的ROM。本专利技术的另一个目的是提供一种能够减小读取操作期间的电阻和电容的ROM。典型地，为了实现上述目的，本专利技术的一个具有一组分别与主位线和辅位线相连的存储器块、一组用于存储信息的存储器单元、以及用于通过主位线读取存储在存储器单元中信息的读取放大器的存储器，包括一个置于块之间并具有一组将主位线连接到辅位线上的块选择晶体管的块选择部分。辅位线至少延伸到一个相邻的块并另外通过块选择部分连接到主位线上，并且每个块选择部分为相邻的块所共用。本专利技术通过提供一种具有一组主位线和辅位线的只读存储器而涵盖了实施例的各个方面，其包括一个其中确定了多个块的基片，每个块分别具有一组用于存储信息的存储器单元；一组形成在基片中由辅位线使用并排成一行的扩散层，属于多个块中一个块的扩散层延伸到相邻的块；一组排成一列并以一个相交图案形成在扩散层之上的导电层的块选择线，选择线连接到形成在一个由相邻块所共享的选择部分中的块选择晶体管上；以及一组形成在块选择线之上为主位线所使用并通过块选择晶体管选择性地连接到辅位线的导电层，或一种具有一组主位线和辅位线的只读存储器，其包括一个其中确定了一组块的基片，每个块分别具有一组存储信息的存储器单元；一组形成在基片中以由辅位线使用并排成一行的扩散层，属于某一个块的扩散层延伸到相邻的一个块；一组排成一列并以一个相交图案形成在扩散层之上的导电层的第一块选择线，第一块选择线连接到形成在一个第一选择部分中的第一块选择晶体管上，第一块选择晶体管被形成于一个扩散区中并由场氧化物区所确定；一组排成一列并以一个相交图案形成在扩散层之上的导电层的第二块选择线，第二块选择线连接到一个形成在一个为相邻块所共享的第二选择部分中的第二块选择晶体管上；以及一组形成在块选择线之上为主位线所使用并通过块选择晶体管选择性地连接到辅位线的导电层，其中一个扩散层通过一个编程区与另一个扩散层断开电连接。当为了从这些块之一的一个选中的存储器单元中读取信息而进行读取操作时，第一块选择晶体管与扩散区中的一个耗尽型晶体管连接到一起。为了更好地理解本专利技术，并显示其实施例是如何实施的，将以示例的方式给出附图以作参考，其中图1所示为在异或型ROM中的单元序列一个常规电路构造。图2所示为对应于图1中电路的布局的细节。图3所示为在根据本专利技术的优选实施例的ROM中提出的一个单元序列的电路图。图4所示为对应于图3中电路的布局细节的平面图。图5所示为根据本专利技术的另一个优选实施例的ROM中单元序列的电路图。图6所示为对应于图5中电路的布局细节的平面图。在这些图中，相似的字符表示相似或相对应的部件。下面，将参照附图对本专利技术的可应用实施例进行说明。图3和图4所示为本专利技术的第一实施例。参照图3，顺序相连的块BLOCKg，BLOCKh，BLOCKi和BLOCKj排列其中。在这些块上面，主位线MBL1～MBL4与辅位线SB1～SB8平行地排列。主位线的两条分级位线和辅位线通过块选择晶体管SBT*(*表示其下标)及地选择晶体管SGT*彼此相连。在这些块中，奇数编号的主位线MBL1和MBL3(称之为虚拟位线)中的一条通过两个奇数编号的块选择晶体管SBT*连接到相邻的两条奇数编号的辅位线SB1和SB3上，而偶数编号的主位线MBL2和MBL4(称之为虚拟地线)中的一条通过两个偶数编号的地选择晶体管SGT*连接到相邻的两条偶数编号的辅位线上。奇数编号的主位线MBL1和MBL3被分别连接到读取放大器SA1和SA3上，而偶数编号的主位线MBL2和MBL4被分别通过其栅耦连到控制信号VS的晶体管Q102和Q104接地。在每个块中，横穿位线的每条字线WL1～WLn耦连到排成一行的存储器单元的控制栅上，而每条辅位线被耦连到相邻的存储器单元上。应被注意的是辅位线被相邻的块所共享，例如，BLOCKi的一半(即偶数编号的)辅位线被相邻的块BLOCKj所共享，而BLOCKh的一半(即偶数编号的)辅位线被相邻的块BLOCKg所共享。用于将每个块连接到虚拟地线(即，MBL2和MBL4)的部分即SSGgh和SSGij以两个块的距离被放置在相邻的块之间以相互共享地选择场SSGgh在BLOCKg与BLOCKh之间；SSGij在BLOCKi与BLOCKj之间。然而，每个块使其自己的选择部分对应于块选择线SBLi1，SBLi2，SBLh1及SBLh2将虚拟位线连接到其自身。在SSGgh中，块选择线SGLg被耦连到分别连接到虚拟地线MBL2和MBL4上的选择晶体管SGT1gh和SGT3gh的栅上，块选择线SGLh被耦连到分别连接到MBL2和MBL4上的选择晶体管本文档来自技高网...

【技术保护点】
一种只读存储器，其具有一组分别与主位线和辅位线相连的存储器块，及一组用于存储信息的存储器单元，和用于通过该主位线读取存储在存储器单元中的信息的读取放大器，其特征在于包括：一个放置在这些块之间并具有一组连接主位线和辅位线的块选择晶体管的块选择部分；其中辅位线延伸到至少一个相邻的块并通过块选择部分另外连接到主位线。

【技术特征摘要】
KR 1997-5-24 20507/971．一种只读存储器，其具有一组分别与主位线和辅位线相连的存储器块，及一组用于存储信息的存储器单元，和用于通过该主位线读取存储在存储器单元中的信息的读取放大器，其特征在于包括一个放置在这些块之间并具有一组连接主位线和辅位线的块选择晶体管的块选择部分；其中辅位线延伸到至少一个相邻的块并通过块选择部分另外连接到主位线。2．如权利要求1所要求的只读存储器，其中每个块选择部分为相邻的块所共用。3．一种具有一组主位线和辅位线的只读存储器包括一个其中确定了一组块的基片，每个块具有一组存储着信息的存储器单元；一组形成在该基片中将被辅位线所使用并排成一行的扩散层，属于其中一个块的扩散层延伸到相邻块。一组排成一列并以相交的图案形成在扩散层上的导电层的块选择线，选择线被连接到形成在一个为相邻块所共用的选择部分中的块选择晶体管上；及一组形成在该块选择线上方为主位线所使用并通过块选择晶体管选择性地连接到辅位线的导电层。4．如权利要求3所要求的只读存...

【专利技术属性】
技术研发人员：崔秉淳，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]