单片时钟同步式存储器制造技术

本发明专利技术的目的在于提供能够正确、容易并高效率地实现系统操作分析的单片时钟同步式存储器。其特征在于，包括：存储器，由通常的数据存储区域２和按各自的顺序存储包括控制信号、数据信号、地址信号的逻辑顺序数据的顺序存储区域４构成；对于通常的数据存储区域，控制数据的写入和读出的数据区域控制电路３；和取出逻辑顺序数据并写入所述顺序存储区域中的逻辑顺序数据存储装置１、５、６、７；在通常的数据存储的同时，还按顺序存储输入数据做为逻辑顺序数据。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及具有在操作中的系统内能够正确地分析存储器操作的内有逻辑分析器功能的存储器的单片时钟同步式存储器。以往，在装有这种时钟同步式存储器的系统中，在发生不良的情况下，在存储器控制信号管脚(pin)、地址信号管脚(pin)及数据信号管脚(pin)等上设置探针，观察各信号的定时，以便使用逻辑分析器检测被认为不合适的信号。在该检查上所需的探针数，即使最低也必须有30～40个，但由于逻辑分析器的功能和物理上的问题，使用这样多数量的探针存在较困难的情况，所以仅选择10个探针来进行检查，以便对其分析。然而，在近年来的系统中，特别是在PC(个人计算机)等中，除功能复杂化之外，在PC上装载的存储器也使用168管脚模块等大规模的存储器，为了正确地分析存储器的操作，必须设置近160个探针，而且，当把两个该168管脚模块插入系统中时，就有所谓设置近320个探针来分析存储器操作的要求。特别是，在分析只在实际的应用软件操作时造成的那种不良的情况下产生这种要求。如上所述，对以往的系统中的不良分析使用逻辑分析器进行，由此虽能检测不良，但在通常的逻辑分析中，存在所谓在存储器管脚上设置这样多数量的探针有困难的问题，此外，还存在所需费用的问题。此外，近年来，越来越强烈地要求对于装载能够越来越高速化且复杂化的时钟同步式存储器芯片的系统，以更高的效率正确地进行该系统的不良分析。为了解决这样的问题，本专利技术提供了使用内有逻辑分析器功能的存储器的时钟同步式存储器。本专利技术是为了解决上述已有问题而提出的，其目的在于提供一种通过内有逻辑分析器功能，能够正确、容易且高效率地实现系统操作分析的单片时钟同步式存储器。本专利技术的单片时钟同步式存储器的特征在于，包括存储器，由通常的数据存储区域和按各自的顺序存储包括控制信号、数据信号、地址信号的逻辑顺序数据的顺序存储区域构成；数据区域控制电路用于对通常的数据存储区域，控制数据写入和读出，和取出逻辑顺序数据并写入所述顺序存储区域中的逻辑顺序数据存储装置。再有，本专利技术的单片时钟同步式存储器的特征在于，所述逻辑顺序数据存储装置由寄存器、寄存器传输控制电路、行和列地址计数器和比较器构成。再有，本专利技术的单片时钟同步式存储器的特征在于，包括存储器，由通常的数据存储区域和按各自的顺序存储包括控制信号、数据信号、地址信号的逻辑顺序数据的顺序存储区域构成；数据区域控制电路用于对通常的数据存储区域，控制数据写入和读出；取出逻辑顺序数据并写入所述顺序存储区域中的逻辑顺序数据存储装置；和设定所述顺序存储区域大小的顺序存储区域设定装置。再有，本专利技术的单片时钟同步式存储器的特征在于，所述顺序存储区域设定装置包括行和列地址计数器，在设定模式寄存器时设定并计数所述顺序存储区域的开始地址。再有，本专利技术的单片时钟同步式存储器的特征在于，所述顺序存储区域设定装置包括在使用存储器模块的情况下，读出在存储器模块的EEPROM中设定的开始地址，并设定于行和列地址计数器上的装置。再有，本专利技术的单片时钟同步式存储器的特征在于，所述逻辑顺序数据存储装置配有把逻辑顺序数据按每个时钟传送给顺序存储区域的装置。附图说明图1是表示本专利技术实施例1中的内有逻辑分析器功能的单片时钟同步式存储器结构的方框图。图2是表示按逻辑分析器模式设定图1所示的单片时钟同步式存储器的操作的流程图。图3是表示作为图1所示存储器的内有逻辑分析器功能的同步DRAM(SDRAM)操作例的示意图。图4是表示对于图1所示的单片时钟同步式存储器，记述按指令启动触发器并存储逻辑顺序数据的操作(第三写入方法)的流程图。图5是表示对于图1所示的单片时钟同步式存储器，记述用指令启动触发器，并存储触发器前后的逻辑顺序数据的操作(第四写入方法)的流程图。图6是表示本专利技术实施例2中的内有逻辑分析器功能的单片时钟同步式存储器结构的方框图。图7是表示在图6所示的单片时钟同步式存储器中记述顺序存储区域的设定方法的流程图。图8是表示记述在存储器模块中装载图6所示的单片时钟同步式存储器的情况下的顺序存储区域的设定方法的流程图。下面，根据附图1至图8，详细说明本专利技术的实施例。实施例1首先，参照图1至图5，说明本专利技术实施例1的单片时钟同步式存储器的结构。图1是表示本专利技术实施例1中的内有逻辑分析器功能的单片时钟同步式存储器结构的方框图；图2是表示按逻辑分析器模式设定图1所示的单片时钟同步式存储器的操作流程图；图3是表示作为图1所示存储器的内有逻辑分析器功能的同步DRAM(SDRAM)操作例的示意图；图4是表示对于图1所示的单片时钟同步式存储器，记述用指令启动触发器并存储逻辑顺序数据的操作(第三写入方法)的流程图；图5是表示对于图1所示的单片时钟同步式存储器，记述用指令启动触发器，存储触发器前后的逻辑顺序数据的操作(第四写入方法)的流程图。图1是表示在本专利技术实施例1中，具有带逻辑顺序存储功能的存储器的、内有逻辑分析器功能的单片时钟同步式存储器结构的方框图。图1中，1是瞬时存储各个控制信号、地址信号和数据信号等的逻辑顺序数据(按顺序表示逻辑数据)的寄存器；2是存储器内常规的数据存储区域；3是控制数据存储区域2的写入/读出的数据区域控制电路；4是作为存储器内的逻辑顺序存储功能，为了存储控制信号、地址信号和数据信号等的逻辑顺序数据(把控制信号、地址信号和数据信号等在保持依次输入的顺序状态下存储)，在数据存储区域2之外设置的顺序存储区域；5是对向顺序存储区域4传输寄存器1的内容进行控制的寄存器传输控制电路。此外，6是在顺序存储区域4的任意行和列上显示是否写入逻辑顺序数据的行和列地址计数器；7是在存储应启动触发器(后述)的逻辑顺序数据、并与在寄存器1上依次输入的数据比较成为一致的情况下，用于启动触发器而进行控制的比较器；8是用RAS和CAS等为代表的从存储器外部提供的n根存储器控制信号输入管脚；9是从存储器外部提供的m根地址信号(A0、A1)输入管脚；10是对于存储器进行数据信号的输入输出的p根数据信号(DQ0、DQ1)管脚；11是从存储器的外部提供成为存储器操作基础的时钟的时钟(CLK)输入管脚；12是具有连接寄存器1和顺序存储区域4的宽度(n+m+p)的并行总线。而且，由寄存器1、寄存器传输控制电路5、行和列地址计数器6、比较器7和存储器的顺序存储区域4构成逻辑顺序数据存储装置，在单片时钟同步式存储器内构成逻辑分析器功能。下面，参照图1和图2，说明本专利技术实施例1的内有逻辑分析器功能的单片时钟同步式存储器的操作。图2是表示在本实施例中用干对单片时钟同步式存储器设定逻辑分析器模式的流程图。在图2的步骤101中，在未设定逻辑分析器模式情况下，进入步骤106进行通常的存储操作；在设定逻辑分析器模式的情况下，进入步骤102，并为模式寄存器(在存储器器件外，图中未示出)设定逻辑分析器模式。在步骤103中，如果逻辑分析器模式的设定完毕，那么就在通常的数据存储区域2中存储输入数据(步骤104)，在顺序存储区域4中存储逻辑顺序数据(步骤105)。在仅使用通常的存储器情况下，可不设定逻辑分析器模式使用。比如说，在同步DRAM(SDRAM)的情况下，由于在操作开始时进行模式寄存器的设定，所以在此时的模式寄存器中设定了逻辑分析器模式。而且，利本文档来自技高网...

【技术保护点】
一种单片时钟同步式存储器，其特征在于，包括：存储器，由通常的数据存储区域（２）和按各自的顺序存储包括控制信号、数据信号、地址信号的逻辑顺序数据的顺序存储区域（４）构成；对于通常的数据存储区域，控制数据的写入和读出的数据区域控制电路（３）；和取出逻辑顺序数据并写入所述顺序存储区域中的逻辑顺序数据存储装置。

【技术特征摘要】
JP 1997-8-11 216696/971．一种单片时钟同步式存储器，其特征在于，包括存储器，由通常的数据存储区域(2)和按各自的顺序存储包括控制信号、数据信号、地址信号的逻辑顺序数据的顺序存储区域(4)构成；对于通常的数据存储区域，控制数据的写入和读出的数据区域控制电路(3)；和取出逻辑顺序数据并写入所述顺序存储区域中的逻辑顺序数据存储装置。2．如权利要求1所述的单片时钟同步式存储器，其特征在于，所述逻辑顺序数据存储装置由寄存器(1)、寄存器传输控制电路(5)、行和列地址计数器(6)和比较器(7)构成。3．一种单片时钟同步式存储器，其特征在于，包括存储器，由通常数据存储区域(2)和按各自的顺序存储包括控制信号、数据信号、地址信号的逻辑...

【专利技术属性】
技术研发人员：富冈尚纪，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]