【技术实现步骤摘要】
【国外来华专利技术】
所揭示实施例大体来说涉及伪双端口存储器。
技术介绍
双端口存储器通常具有两个端口及一个存储器单元阵列。只要从一个端口存取的 存储器单元与从另一端口存取的存储器单元不同，那么可从所述两个端口同时存取所 述存储器阵列。 一种用于所述伪双端口存储器中的普通类型的存储器单元包括八个场效晶体管(FET)。所述晶体管中的四个互相连接以形成两个交叉耦合的变换器。所 述存储器单元的第一数据节点D是所述变换器中的第一者的输出引线及所述变换器中 的第二者的输入引线处的节点。所述存储器单元的第二数据节点DN是所述变换器中 的第二者的输出引线及所述变换器中的第一者的输入引线处的节点。存在两个耦合到 第一数据节点D的存取晶体管。提供第一存取晶体管使得第一位线Bl可选择性地耦 合到第一数据节点D。提供第二存取晶体管使得第二位线B2可选择性地耦合到第一 数据节点D。同样，存在两个耦合到第二数据节点DN的存取晶体管。提供所述第一 存取晶体管使得第一位线条B1N可耦合到第二节点DN。提供所述第二存取晶体管使 得第二位线条B2N可耦合到第二节点DN。第一位线Bl与第一位线条BIN构成位线 对且用于将被寻址的存储器单元耦合到所述双端口存储器的两个端口中的第一者。第 二位线B2与第二位线条B2N构成位线对且用于将寻址存储器单元耦合到所述双端口 存储器的两个端口中的第二者。单个端口存储器中的存储器单元通常仅包括六个晶体管。如所述八晶体管单元的 情形下，所述晶体管中的四个形成交叉耦合的变换器结构。然而，并非如所述八晶体 管单元中存在两对存取晶体管，所述六晶体管单元仅具有一对存取晶体管。提供第一 ...
【技术保护点】
一种伪双端口存储器，其包含： 存储器单元阵列，其中所述阵列中的每一存储器单元是六晶体管存储器单元； 第一端口，其包含第一多个地址输入引线及一时钟输入引线，其中所述第一端口的所述时钟输入引线上的第一时钟输入信号的第一低到高转换致使所述第一多个地址输入引线上的地址被锁存到所述伪双端口存储器中且起始所述存储器单元阵列的第一存储器存取；及 第二端口，其包含第二多个地址输入引线及一时钟输入引线，其中： 在第一情形下：所述第二端口的所述时钟输入引线上的第二时钟输入信号在第一时间周期期间的低到高转换将致使所述第二多个地址输入引线上的地址被锁存到所述伪双端口存储器中，且将致使在完成所述第一存储器存取之后及在所述第一时钟输入信号的第二低到高转换之前起始所述存储器单元阵列的第二存储器存取，及 在第二情形下：所述第二端口的所述时钟输入引线上的所述第二时钟输入信号在第二时间周期期间的低到高转换将致使所述存储器单元阵列的所述第二存储器存取被延迟到所述第一时钟输入信号的所述第二低到高转换之后，其中所述第一时间周期的结束与所述第二时间周期的开始一致。
【技术特征摘要】
【国外来华专利技术】US 2005-11-17 11/282,3451、一种伪双端口存储器，其包含存储器单元阵列，其中所述阵列中的每一存储器单元是六晶体管存储器单元；第一端口，其包含第一多个地址输入引线及一时钟输入引线，其中所述第一端口的所述时钟输入引线上的第一时钟输入信号的第一低到高转换致使所述第一多个地址输入引线上的地址被锁存到所述伪双端口存储器中且起始所述存储器单元阵列的第一存储器存取；及第二端口，其包含第二多个地址输入引线及一时钟输入引线，其中在第一情形下所述第二端口的所述时钟输入引线上的第二时钟输入信号在第一时间周期期间的低到高转换将致使所述第二多个地址输入引线上的地址被锁存到所述伪双端口存储器中，且将致使在完成所述第一存储器存取之后及在所述第一时钟输入信号的第二低到高转换之前起始所述存储器单元阵列的第二存储器存取，及在第二情形下所述第二端口的所述时钟输入引线上的所述第二时钟输入信号在第二时间周期期间的低到高转换将致使所述存储器单元阵列的所述第二存储器存取被延迟到所述第一时钟输入信号的所述第二低到高转换之后，其中所述第一时间周期的结束与所述第二时间周期的开始一致。2、 如权利要求1所述的伪双端口存储器，其中所述第一时钟输入信号在所述第 一低到高转换时转换为高，然后保持为高达一时间量，然后转换为低，然后保持为低 达一时间量，且然后在所述第二低到高转换时转换为高，其中所述第一时钟输入信号 的所述第一低到高转换与所述第一时间周期的开始大致一致，且其中所述第一时间周 期与所述第一时钟输入信号保持为高的所述时间量大致一致。3、 如权利要求1所述的伪双端口存储器，其中所述第一时钟输入信号具有负载 循环，且其中所述第一存储器存取具有持续时间，所述第一存储器存取的所述持续时 间大致不依赖于所述第一时钟输入信号的所述负载循环。4、 如权利要求1所述的伪双端口存储器，其中所述第一端口是只读端口且其中 所述第二端口是只写端口。5、 如权利要求1所述的伪双端口存储器，其中在所述第一情形下所述第二存储 器存取是大致紧接在完成所述第一存储器存取之后起始的。6、 如权利要求1所述的伪双端口存储器，其中所述第二存储器存取包括初始预充电周期及随后周期，在所述随后周期期间信息被写入到所述阵列的存储器单元中。7、 如权利要求l所述的伪双端口存储器，其进一步包含时间延迟多路复用器，其具有读取时钟信号输入引线、经抑制写入时钟信号输入 引线及控制信号输出引线，其中所述时间延迟多路复用器的所述控制信号输出引线携载控制信号，所述控制信号确定是针对所述第一存储器存取寻址所述存储器单元阵列 还是针对所述第二存储器存取寻址所述存储器单元阵列；读取时钟产生器，其具有输入引线及输出引线，所述第一时钟输入信号存在于所 述输入引线上，所述输出引线耦合到所述时间延迟多路复用器的所述读取时钟信号输 入引线；写入时钟产生器，其具有输入引线及输出引线，所述第二时钟输入信号存在于所 述输入引线上；及写入时钟抑制器电路，其具有第一输入引线、第二输入引线、第三输入引线及输 出引线，所述第一时钟输入信号存在于所述第一输入引线上，所述第二时钟输入信号 存在于所述第二输入引线上，所述第三输入引线耦合到所述写入时钟产生器的所述输 出引线，所述输出引线耦合到所述时间延迟多路复用器的所述经抑制时钟信号输入引 线，其中所述写入时钟抑制器电路将所述第三输入引线上的信号传递到所述输出引线 或抑制将所述第三输入引线上的所述信号传递到所述输出引线，且其中在所述第二情 形下所述写入时钟抑制器电路在开始于所述第二时钟输入信号的所述低到高转换并结 束于所述第一时钟输入信号的所述第二低到高转换的时间周期期间抑制将所述第三输 入引线上的所述信号传递到所述输出引线。8、 一种方法，其包含在伪双端口存储器的第一端口的时钟信号输入引线上接收第一时钟信号，其中所 述第一时钟输入信号在第一低到高转换时转换为高，然后保持为高达一时间量，然后 在高到低转换时转换为低，然后保持为低达一时间量，且然后在第二低到高转换时转 换为高；在所述伪双端口存储器的第二端口的时钟信号输入引线上接收第二时钟信号； 响应于所述第一时钟信号的所述第一低到高转换执行第一存储器存取操作，所述 第一存储器存取操作是在所述第一时钟信号保持为高的所述时间量期间起始的，其中 所述第一存储器存取操作是对所述伪双端口存储器的存储器单元阵列的存取，其中所 述存储器单元中的每一者是六晶体管存储器单元，且其中所述第一存储器存取操作具有持续时间，所述持续时间大致不依赖于所述第一时钟信号保持为高的所述时间量； 及响应于所述第二时钟信号的低到高转换执行第二存储器存取操作，其中所述第二 存储器存取操作是对所述伪双端口存储器的所述存储器单元阵列的存取，其中如果所 述第二时钟信号的所述低到高转换在第一时间周期中发生，那么所述第二存储器存取 操作大致紧接在完成所述第一存储器存取操作之后起始，且其中如果所述第二时钟信 号的所述低到高转换在第二时间周期中发生，那么所述第二存储器存取操作不是紧接 在完成所述第一存储器存取之后起始，而是在所述第一时钟信号的所述第二低到高转 换之后起始，其中所述第一时间周期的结束与所述第二时间周期的开始一致。9、 如权利要求8所述的方法，其中所述第一时间周期与所述第一时钟信号保持为高的所述时间量大致相同，且其中所述第二时间周期与所述第一时钟信号保持为低 的所述时间量大致相同。10、 如权利要求8所述的方法，其中所述第一端口是只读端口，且其中所述第二端口是只写端口。11、 如权利要求8所述的方法，其中所述第一时钟信号的所述高到低转换不用于 控制何时完成所述第一存储器存取操作，且其中所述第一时钟信号的所述高到低转换 不用于控制何时起始所述第二存储器存取操作。12、 如权利要求8所述的方法，其中所述第二存储器存取操作包括初始预充电周 期及随后周期，在所述随后周期期间信息被写入到所述阵列的存储器单元中。13、 如权利要求8所述的方法，其进一步包含在所述第一时钟信号的所述第一低到高转换时设定读取时钟产生器中的锁存器， 所述锁存器输出读取时钟信号；在所述第二时钟信号的所...
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