在具有等待信息的存储系统上的回声时钟技术方案

一种在能以可变等待时间模式下运行的存储器装置中实现双倍数据率特性的方法和电路配置。所述存储器装置可以利用ＷＡＩＴ＿ＤＱＳ信号，该信号结合了ＷＡＩＴ信号和数据选通（ＤＱＳ）信号的功能，所述ＷＡＩＴ信号指示在读周期中有效数据何时出现在数据总线上，以及在写周期中存储器何时准备接收数据。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术通常涉及集成电路存储装置，特别是涉及以脉冲串访问模式(“脉冲串PSRAM”)工作的伪静态随机存取存储器(PSRAM)装置。
技术介绍
在诸如手提/无线装置的移动应用中，使用低能耗的存储器是必要的。PSRAM装置能同时满足低能耗和高密度的需求。PSRAM，类似于常规动态随机存储器(DRAM)，包含动态存储单元，但由于接口和封装的原因，其具有静态随机存取存储器(SRAM)的外观。在PSRAM中，通常需要用于维持动态存储单元中保存的信息的刷新操作由于使用内部装置而变得容易，且同样地，刷新操作对于存储器系统控制器是透明的。另外，PSRAM可以以脉冲串模式运行。脉冲串模式提高了存储和检索信息(或者“数据”)的速度。在脉冲串模式中，具体的功能必须以预定顺序产生。这些功能通常响应由PSRAM装置的系统控制器所产生的命令信号执行。命令信号的时序由时钟信号(CLK)来确定，并被对齐至时钟信号边缘，或者在边缘之后的预定时间出现。为了进一步提升数据传输速率，当内部地址计数器增加初始地址来产生串行列位置时，PSRAN装置可以以脉冲串模式运行。此外，在脉冲串模式中，脉冲串PSRAM装置可以固定和可变等待时间模式下运行，其中等待时间的值确定了在有效数据输出出现在数据总线上之前所经过的时钟周期的最小数。在单数据率(SDR)脉冲串PSRAM装置中，时钟信号的上升沿或者下降沿可以作为读和写操作的数据触发点。这里，这些操作示意性地与时钟信号上升沿同步。为了得到高数据传输率，需要提高时钟频率或者扩展脉冲串PSRAM装置的系统总线的宽度。在固定的等待时间模式下，脉冲串PSRAM总在被编程的等待时间中产生有效数据，而不管装置的内部条件如何。在可变等待时间模式下，脉冲串PSRAM装置使用WAIT信号指示系统控制器读周期中有效数据何时出现在数据总线上并且写周期中存储器何时准备接收数据。如果读或写周期与内部刷新操作相冲突，则脉冲串PSRAM声明几个时钟周期的WAIT状态直至刷新操作完成为止。否则，读或者写访问在最快的时间内发生。WAIT信号允许数据输出和数据输入功能在最佳的时间发生，并且同样地，提高脉冲串PSRAM装置的操作速度。图8描述了一系列说明性的信号时序图，这些信号可能于读周期中出现在运作在可变等待时间模式下的SDR脉冲串PSRAM装置的系统和数据总线的相应传输线上。在图8中，等待时间示意性地等于3个时钟周期。子系列802和804包括CLK信号、地址信号、地址有效(ADV)信号、和芯片选择(CS)信号的轨迹，且其分别涉及规则的读周期和刷新操作后执行的读周期。在双数据率(DDR)SDRAM装置中，时钟信号的上升沿和下降沿都是读和写操作的触发点。DDR DRAM装置使得用同一时钟频率的可比信号数据率(SDR)SDRAM装置的峰值数据率加倍。为了解决增加的时序精确度要求，在DDR SDRAM装置中使用差分时钟方案。DDR SDRAM使用DQS信号，其切换相位在读周期中与数据输出边沿对准，在写周期中与数据输入中心对准来作为有效数据的时序言号。图9和10描述了一系列的示范性信号时序图，在读和写周期中，该信号可能出现在以固定等待时间模式下运作的DDR SDRAM装置的系统和数据总线的相应传输线上。在图9和10中，等待时间示例性地为3个时钟周期，互补时钟信号用虚线表示，NOP，tDQSS(nom)和DM分别相当于“无操作”。DQS信号的上升沿和下降沿分别在读周期中与数据输出的边沿、以及在写周期中与数据输入的中心对准。在第一有效数据输入或输出之前，以及在最后数据输入或输出之后，DQS信号声明逻辑低状态，并在存储器或者系统控制器中准备缓冲器以便接收数据。为了通过使用WAIT信号有助于能够在可变等待时间模式下工作的存储器装置中的DDR特性，例如PSRAM，存储器装置需要可以声明DQS信号的功能性的信号。但是，附加DQS信号增加了存储器和系统控制器的管脚数量以及系统总线的宽度，同时可能牺牲了数据选通信号和该数据之间的时序关系。因此，现有技术需要一个改进的方法和电路配置，以此在以可变等待时间模式运行的存储器装置中实现双倍数据率特性，例如脉冲串PSRAM装置。
技术实现思路
一种在读周期中以可变等待时间模式、在写周期以固定等待时间模式、或者在读和写周期中以可变等待时间模式运行双数据率(DDR)脉冲串PSRAM存储器装置的方法。该方法使用结合了数据接通(DQS)信号和WAIT信号功能的WAIT DQS信号，其中WAIT信号指示DDR脉冲串PSRAM存储器装置的系统控制器在读周期中有效数据何时出现在数据总线上以及在写周期中存储器何时准备好接收数据。本方法的一个实施例中，WAIT_DQS信号在可变等待时间模式的读周期中由存储器启动，在固定等待时间模式写周期中由系统控制器启动。本方法的另一个实施例中，可变等待时间模式的写周期中，存储器和系统控制器依次地启动WAIT_DQS信号。在另一个实施例中，运行DDR脉冲串PSRAM存储器装置的电路配置包含存储器、系统控制器、数据总线和存储器和系统控制器之间的系统总线，其中系统总线包含传输WAIT_DQS的双向线。附图说明通过考虑以下结合相关图的详细说明，本专利技术的示教可以易于理解，其中图1描述了根据本专利技术一个实施例的简化的DDR脉冲串PSRAM装置的功能框图；图2描述了图1中DDR脉冲串PSRAM装置的一部分系统总线；图3描述了一系列说明性信号时序图，在可变等待时间模式的读周期中，其可能出现在图1的DDR脉冲串PSRAM装置的系统和数据总线的相应传输线上；图4描述了一系列说明性信号时序图，在固定等待时间模式的写周期中，其可能出现在图1的DDR脉冲串PSRAM装置系统和数据总线的相应传输线上；图5描述了一系列说明性信号时序图，在本专利技术一个实施例中的可变等待时间模式的写周期中，其可能出现在图1的DDR脉冲串PSRAM装置系统和数据总线的相应传输线上；图6描述了一系列说明性信号时序图，在本专利技术另一个实施例的可变等待时间模式的写周期中，其可能出现在图1的DDR脉冲串PSRAM装置系统和数据总线的相应传输线上；和图7描述了一系列说明性信号时序图，在本专利技术又一个实施例中的可变等待时间模式工作的写周期中，其可能出现在图1的DDR脉冲串PSRAM装置系统和数据总线的相应传输线上；图8描述了一系列说明性信号时序图，其可能出现于在可变等待时间模式下工作的SDR脉冲串PSRAM装置的系统和数据总线的相应传输线上的读周期中；图9描述了一系列说明性信号时序图，其可能出现于在固定等待时间模式下工作的DDR SDRAM装置的系统和数据总线的相应传输线上的读周期中；和图10描述了一系列说明性信号时序图，其可能出现于在固定等待时间模式下工作的DDR SDRAM装置的系统和数据总线的相应传输线上的写周期中。为了便于理解，使用了同一的参考号，可以使得其代表图中通用的同一元素。然而需要指出，附加图只是阐述了本专利技术的示范实施例，因此不能认为以此限制了专利技术的范围，因为本专利技术允许其他等效的实施例。具体实施例方式本专利技术通常提供了在读和/或写周期中可工作于可变等待时间模式下的存储装置中，诸如脉冲串PSRAM装置中，用于实现双倍数据率特性的方法或者电路配置。图1描述了本文档来自技高网...

【技术保护点】
一种运行双倍数据率存储器装置的方法，包括：在存储器装置的系统总线中提供双向线用于传输ＷＡＩＴ＿ＤＱＳ信号，ＷＡＩＴ＿ＤＱＳ信号包含下述功能：（ｉ）ＷＡＩＴ信号，指示在读周期中有效数据何时出现在数据总线上以及在写周期中存储器何时准备好 接受数据，和（ｉｉ）数据选通（ＤＱＳ）信号，作为有效数据的时序信号；和在存储器装置的系统总线中的双向线中传播ＷＡＩＴ＿ＤＱＳ信号，其中双向线耦合到存储器和系统控制器。

【技术特征摘要】
【国外来华专利技术】US 2003-9-30 10/675,5491.一种运行双倍数据率存储器装置的方法，包括在存储器装置的系统总线中提供双向线用于传输WAIT_DQS信号，WAIT_DQS信号包含下述功能(i)WAIT信号，指示在读周期中有效数据何时出现在数据总线上以及在写周期中存储器何时准备好接受数据，和(ii)数据选通(DQS)信号，作为有效数据的时序信号；和在存储器装置的系统总线中的双向线中传播WAIT_DQS信号，其中双向线耦合到存储器和系统控制器。2.如权利要求1所述的方法，其中存储器包含至少一个组件存储器，其配置成启动WAIT_DQS信号且响应于接收到的WAIT_DQS信号。3.如权利要求1所述的方法，其中该至少一个组件存储器进一步包含用于传输WAIT_DQS信号至双向线的端子；和其中该双向线被电偏置以有助于在系统控制器和该至少一个组件存储器之间的逻辑OR连接。4.如权利要求1所述的方法，其中在读周期中，存储器装置在可变等待时间模式下运行。5.如权利要求1所述的方法，进一步包含在存储器中启动WAIT_DQS信号。6.如权利要求5所述的方法，其中WAIT_DQS信号进一步包含前同步周期；数据验证周期；和后同步周期。7.如权利要求6所述的方法，其中在前同步周期中，在经过了等待时间或存储器准备好输出第一有效数据时领先于该时钟信号的时钟信号上，WAIT_DQS信号声明逻辑低持续一个时钟周期的时间。8.如权利要求6所述的方法，其中在数据验证周期中，WAIT_DQS信号与数据输出边沿对准，并且于每个数据输出相位上在逻辑低和逻辑高之间切换，以使得系统控制器选通有效数据。9.如权利要求6所述的方法，其中在后同步周期中，WAIT_DQS信号跟随最后有效数据的输出之后声明逻辑低持续一个时钟周期的时间。10.如权利要求1所述的方法，其中存储器装置可以在写周期期间运行在固定或者可变等待时间模式下。11.如权利要求1所述的方法，进一步包含在系统控制器中启动WAIT_DQS信号。12.如权利要求11所述的方法，其中WAIT_DQS信号进一步包含前同步周期；数据验证周期；和后同步周期。13.如权利要求12所述的方法，其中在前同步周期中，在经过了等待时间或存储器准备好准备第一有效数据输入时领先于该时钟信号的时钟信号上，WAIT_DQS信号声明逻辑。14.如权利要求12所述的方法，其中在数据验证周期中，WAIT_DQS信号与数据输入中心对准，并在逻辑低和逻辑高之间切换，使得存储器选通有效输入数据。15.一种用于控制能以双倍数据率模式运行的存储器的系统，该系统包含存储器；系统控制器；存储器和系统控制器之间的数据总线；和存储器和系统控制器之间的系统总线，该系统总线具有传输WAIT_DQS信号的双向线，该WAIT_DQS信号结合了数据选通信号和指示在读周期中有效数据何时出现在数据总线上和在写周期中存储器何时准备好接受数据的等待信号的功能。16.如权利要求15所述的系统，其中在不同的时间，WAIT_DQS信号由存储器或者系统控制器启动。17.如权利要求15所述的系统，其中WAIT_DQS信号包含下述功能(i)WAIT信号，指示在读周期中有效数据何时出现在数据总线上和在写周期中存储器何时准备好接受数据，和(ii)指示有效数据出现的数据选通(DQS)信号。18.如权利要求15所述的系统，其中双向线替代了传播DQS信号的线和传播WAIT信号的线中至少一条。19.如权利要求15所述的系统，其中WAIT_DQS信号是具有逻辑低活动状态的3态数字信号。20.如权利要求15所述的系统，其中存储器包含至少一个组件存储器，其配置为启动WAIT_DQS信号且响应于接收到的WAIT_DQS信号。21.一种...

【专利技术属性】
技术研发人员：JH区，
申请(专利权)人：英飞凌科技股份公司，
类型：发明
国别省市：DE[德国]