第一存储器存取与第二存储器存取的比率与时钟工作循环无关的伪双端口存储器制造技术

伪双端口存储器（１）在外部供应的时钟信号ＣＬＫ的单个周期内执行第一存储器存取操作和第二存储器存取操作两者。所述信号ＣＬＫ用来锁存用于所述第一操作的第一地址和用于所述第二操作的第二地址。控制电路（３到１５）产生用于起始所述第一操作的第一控制信号。所述第一操作的持续时间取决于经过延迟电路（１５）的延迟。预充电周期跟随所述第一操作的终止。所述预充电周期的持续时间取决于经过所述控制电路的传播延迟。所述第二操作的存储器存取跟随所述预充电的终止而起始。所述第二存储器存取的持续时间取决于经过所述延迟电路的延迟。起始所述第二操作的时间与ＣＬＫ的工作循环无关。

【技术实现步骤摘要】
【国外来华专利技术】
所揭示的实施例大体上涉及伪双端口存储器。 背景技水双端口存储器通常具有两个端口和一存储器单元阵列。存储器阵列可同时从所述两 个端口存取，假设正从一个端口存取的存储器单元与正从另一端口存取的存储器单元不 是相同的存储器单元。用于此类双端口存储器中的常见类型的存储器单元包括八个场效 应晶体管(FET)。所述晶体管中的四个经互连以形成两个交叉耦合式反相器。存储器单 元的第一数据节点D是反相器中的第一反相器的输出引线处和反相器中的第二反相器的 输入引线处的节点。存储器单元的第二数据节点DN是反相器中的第二反相器的输出引 线处和反相器中的第一反相器的输入引线处的节点。存在耦合到第一数据节点D的两个 存取晶体管。提供第一存取晶体管以使得第一位线B1可选择性地耦合到第一数据节点D。 提供第二存取晶体管以使得第二位线B2可选择性地耦合到第一数据节点D。类似地，存 在耦合到第二数据节点DN的两个存取晶体管。提供第一存取晶体管以使得第一位线条 BIN可耦合到第二节点DN。提供第二存取晶体管以使得第二位线条B2N可耦合到第二 节点DN。第一位线Bl和第一位线条BIN构成位线对，且用于将所定址的存储器单元耦 合到双端口存储器的两个端口中的第一端口。第二位线B2和第二位线条B2N构成位线 对，且用于将所定址的存储器单元耦合到双端口存储器的两个端口中的第二端口。单端口存储器中的存储器单元通常仅包含六个晶体管。如同在八晶体管式单元中的状况，所述晶体管中的四个形成交叉耦合式反相器结构。然而，不同于在八晶体管式单 元中具有两对存取晶体管，六晶体管式单元仅具有一对存取晶体管。提供第一存取晶体 管以用于将交叉耦合式反相器的第一数据节点D选择性地耦合到位线B。提供第二存取 晶体管以用于将交叉耦合式反相器的第二数据节点DN耦合到位线条BN。当使用相同工 艺来制造六晶体管式存储器单元和八晶体管式单元时，六晶体管式存储器单元通常仅消 耗八晶体管式单元的集成电路面积的约一半。为了利用六晶体管式存储器单元的较小尺寸，通常使用被称作为伪双端口存储器的存储器装置。在一实例中，伪双端口存储器具有单个存储器阵列，其中阵列的每一存储 器单元是六晶体管式存储器单元，所述六晶体管式存储器单元可选择性地耦合到单对位 线(例如，位线B和位线条BN)。所述存储器阵列作为单端口存储器操作，因为一次仅 执行一个存储器存取。然而，伪双端口存储器在其具有两个端口方面模拟双端口存储器。在供应到伪双端 口存储器的时钟信号的单个循环内，表现为从一个端口执行存储器阵列的第一存取且从 另一端口执行存储器阵列的第二存取。然而，事实上，存储器阵列的两个存取以快速连 续的方式执行。举例来说，如果将要从伪双端口存储器的第一端口执行读取操作且将要 从伪双端口存储器的第二端口执行写入操作，那么在第一时刻将来自所定址的存储器单 元的数据输出到第一端口的数据端子上，其中所定址的存储器单元的地址提供于第一端 口的地址端子上。在读取操作之后，接着执行将第二端口的数据端子上的数据写入到所 定址的存储器单元中的写入操作，其中所定址的存储器单元的地址提供于第二端口的地 址端子上。所述两个存取以快速连续的方式发生以使得在伪双端口存储器的外部看起来， 伪双端口存储器允许对存储器阵列的两个存取同时进行(即，在外部供应的时钟信号的 单个循环期间)。在伪双端口存储器内，有时被称作为延时多路复用器(TDM)的结构起作用以控制 对单个存储器阵列的所述两个存取。TDM使用时钟信号的上升沿来起始第一存储器存 取。TDM使用时钟信号的下降沿来起始第二存储器存取。在存在将要在伪双端口存储器中的单个存储器阵列上执行两个存储器存取的情况 下，本专利技术者已认识到，执行第一存取所需要的时间量有时可能并不等于执行第二存取 所需要的时间量。举例来说，在一些存储器阵列配置中，执行第一存储器读取操作所需 要的时间量小于执行第二存储器写入操作所需要的时间量。使用常规TDM方法使得总存储器存取时间变慢，因为可用于所述两个操作的相对时间量由发生时钟循环的上升沿的 时间和发生时钟循环的下降沿的时间来确定。举例来说，如果时钟循环中时钟信号是低 态的时间与所述时钟信号是高态的时间一样长(即，时钟信号具有50/50的工作循环)， 那么必须允许相同时间量来执行较快读取操作和较慢写入操作两者。结果是在读取操作 已完成之后开始且在时钟信号的下降沿时结束的时间量被浪费了。常规TDM方法不仅有时会在执行两个存储器存取所需要的相对时间量并不匹配时 钟信号的工作循环的情形下使总存储器存取时间变慢，而且常规TDM方法也可能会由于 使用时钟信号的下降沿来起始操作而使总存储器存取时间比其原本将必须具有的总存储器存取时间慢。时钟信号的工作循环中可能会存在抖动，使得时钟信号的下降沿的时序 随不同时钟循环而变化。如果电路对于一个时钟信号工作循环条件下的操作来说是优化 的，那么所述电路对于另一时钟信号工作循环条件下的操作来说通常不是优化的。通常 将时间余量建置到电路中以使得伪双端口存储器的电路将在所有时钟信号工作循环条件 下正确地操作。在适当操作不需要时间余量的某些操作条件下所述时间余量转化为被浪 费的时间。因此，伪双端口存储器的最大时钟频率经指定以低于在不具有此类时间余量 的情况下可具有的最大时钟频率。 需要改进的伪双端口存储器。
技术实现思路
一种伪双端口存储器在外部供应的时钟信号CLK的单个周期期间执行第一存储器存 取操作和第二存储器存取操作两者。所述伪双端口存储器包含存储器单元阵列和控制电 路。控制电路包含延迟电路和一些数字逻辑。响应信号CLK的第一边沿，控制电路产生第一控制信号。第一控制信号起始第一存 储器存取操作。在一实例中，第一存储器存取是读取。在第一时间量A之后，延迟电路 产生第一重设信号。第一重设信号用来终止第一存储器存取操作。 控制电路自动产生第二控制信号，所述第二控制信号引起第二存储器存取操作被执 行。存储器阵列的位线的预充电在第二存储器存取操作中首先发生。在第一存储器存取 操作的结束与预充电的结束之间的第二时间量取决于经过所述一些数字逻辑的信号传播 延迟时间B。当预充电停止时，第二控制信号起始第二存储器存取操作的第二存储器存取。在一 实例中，第二存储器存取是写入。在第三时间量C之后，延迟电路产生第二重设信号。 第二重设信号用来终止第二存储器存取且因此也终止第二存储器存取操作。终止第一存储器存取操作的时间和起始第二存储器存取操作的时间并不取决于发生 时钟信号CLK的下降沿的时间。第一存储器存取操作的持续时间并不取决于信号CLK 的工作循环，而是取决于经过控制电路的非计时延迟。在伪双端口存储器的设计中，可 通过增加或减小由延迟电路引入的延迟时间A来增加或减小分配给第一存储器存取操作 的时间量。预充电周期自动地跟随第一存储器存取操作的终止。预充电周期的持续时间也不取 决于信号CLK的工作循环，而是取决于经过控制电路的非计时延迟。在特定伪双端口存 储器的设计中，可通过增加或减小传播延迟时间B来增加或减小分配给为第二存储器存取做准备的预充电的时间量。可向传播路径添加非反相逻辑或从传播路径去除非反相逻 辑来增加或减小延迟时间B。第二存储器存取的持续时间也不取决于信号本文档来自技高网...

【技术保护点】
一种方法，其包括：　（ａ）将时钟信号、第一地址值和第二地址值接收到伪双端口存储器装置中；　（ｂ）使用所述时钟信号的第一转变来将所述第一地址值和所述第二地址值锁存到所述伪双端口存储器装置中；　（ｃ）产生用于执行所述伪双端口存储器装置的第一存储器存取操作的第一控制信号，且执行所述第一存储器存取操作以存取由所述第一地址值定址的第一存储器单元；以及　（ｄ）产生用于执行所述伪双端口存储器装置的第二存储器存取操作的第二控制信号，且执行所述第二存储器存取操作以存取由所述第二地址值定址的第二存储器单元，其中所述第一存储器存取操作和所述第二存储器存取操作两者是在所述时钟信号的单个周期中执行，且其中所述时钟信号的第二转变并不用来起始所述第二存储器存取操作。

【技术特征摘要】
【国外来华专利技术】US 2005-11-17 11/282,3331.一种方法，其包括(a)将时钟信号、第一地址值和第二地址值接收到伪双端口存储器装置中；(b)使用所述时钟信号的第一转变来将所述第一地址值和所述第二地址值锁存到所述伪双端口存储器装置中；(c)产生用于执行所述伪双端口存储器装置的第一存储器存取操作的第一控制信号，且执行所述第一存储器存取操作以存取由所述第一地址值定址的第一存储器单元；以及(d)产生用于执行所述伪双端口存储器装置的第二存储器存取操作的第二控制信号，且执行所述第二存储器存取操作以存取由所述第二地址值定址的第二存储器单元，其中所述第一存储器存取操作和所述第二存储器存取操作两者是在所述时钟信号的单个周期中执行，且其中所述时钟信号的第二转变并不用来起始所述第二存储器存取操作。2. 根据权利要求1所述的方法，其中所述第一存储器存取操作是读取操作，且其中所 述第二存储器存取操作是写入操作。3. 根据权利要求l所述的方法，其中所述第一转变是所述时钟信号的所述单个周期的 上升沿，且其中所述时钟信号的所述单个周期的下降沿并不用来起始所述第二存储 器存取操作。4. 根据权利要求l所述的方法，其中所述第一存储器存取操作包含用于定址且存取所 述第一存储器单元的时间量，所述时间量大体上取决于单触发电路的延迟时间，其 中所述单触发电路由所述第一控制信号中的一者的断言来触发，且其中所述单触发 电路输出引起所述第一存储器存取操作终止的脉冲。5. 根据权利要求l所述的方法，其中所述第二存储器存取操作包含预充电耦合到所述 第二存储器单元的位线的第一时间量且进一步包含定址且存取所述第二存储器单 元的第二时间量，其中所述第一时间量大体上取决于经过一连串数字逻辑门的传播 延迟，且其中所述第二时间量大体上取决于单触发电路的延迟时间，其中所述单触 发电路由所述第二控制信号中的一者的断言来触发，且其中所述单触发输出引起所 述第二存储器存取操作终止的脉冲。6. 根据权利要求l所述的方法，其中所述时钟信号具有工作循环，其中所述第一存储 器存取操作花费第一时间量，其中所述第二存储器存取操作花费第二时间量，且其 中所述第 一 时间量与所述第二时间量的所述比率与所述时钟信号的所述工作循环 无关。7. 根据权利要求l所述的方法，其中所述时钟信号的第一边沿引起读取时钟信号的上 升沿，其中所述读取时钟信号引起(b)中的所述第一地址值的所述锁存，且其中 所述时钟信号的所述第一边沿还引起写入时钟信号的上升沿，且其中所述写入时钟 信号引起(b)中的所述第二地址值的所述锁存。8. 根据权利要求1所述的方法，其中所述伪双端口存储器装置包含多个字线和多个列 多路复用器，其中所述产生第一控制信号包含将读取字地址值驱动到所述字线上，且其中所述 产生第一控制信号进一步包含将读取列地址值供应到所述列多路复用器，以及其中所述产生第二控制信号包含将写入字地址值驱动到所述字线上，且其中所述 产生第二控制信号进一步包含将写入列地址值供应到所述列多路复用器。9. 一种伪双端口存储器，其接收外部时钟信号CLK且在所述信号CLK的单个周期期间执行读取循环和写入循环，所述伪双端口存储器包括 存储器阵列，其具有多个字线和多个位线；读取时钟生成器，其接收所述信号CLK且输出读取时钟信号RCLK;写入时钟生成器，其接收所述信号CLK且输出写入时钟信号WCLK;延时多路复用器，其接收所述读取时钟信号RCLK和所述写入时钟信号WCLK， 且在所述读取循环期间输出第一 ICLK脉冲且在所述写入循环期间输出第二 ICLK 脉冲，所述延时多路复用器还输出解码信号RWDCLK，所述解码信号RWDCLK在 所述读取循环期间具有一个数字值且在所述写入循环期间具有第二数字值；地址输入锁存器电路，其在所述读取时钟生成器输出所述读取时钟信号RCLK的 所述读取循环期间输出读取列地址值，所述地址输入锁存器电路还在所述写入时钟 生成器输出所述写入时钟信号WCLK的所述写入循环期间输出写入列地址值，所述 地址输入锁存器电路还将读取字线地址值输出到所述存储器阵列的所述字线上，其 中所述读取字线地址值是在所述解码信号RWDCLK具有所述一个数字值的所述第 一 ICLK脉冲期间输出，所述地址输入锁存器电路还将写入字线地址值输出到所述 存储器阵列的所述字线上，其中所述写入字线地址值是在所述解码信号RWDC...

【专利技术属性】
技术研发人员：郑昌镐，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]