非易失性半导体存储器及其操作方法技术

本发明专利技术公开了一种非易失性半导体存储器及其操作方法，存储器包括：具有有源区和场区的半导体衬底；至少两个非易失性存储晶体管，每个非易失性存储晶体管有在有源区的存储器和在存储器的控制栅，每一个控制栅置于单个控制板中；和至少两个选择晶体管，每个选择晶体管对应每个非易失性存储晶体管，每个选择晶体管连接到对应的每个非易失性存储晶体管，用于选择对应的每个非易失性存储晶体管。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件，特别涉及。
技术介绍
可电读/写数字数据的半导体存储器分成EEPROM和快速存储器(下文称之为闪存)，其中，EEPROM可用存储单元编程和擦除数据，闪存闪存可以只用一块单元擦除几十和几百个字节数据和用字节单元记录的数据。常规的EEPROM广泛用于通过使用小数据单元来重写数据。然而，常规的EEPROM单元包括一对晶体管。因此它占据较大的面积。结果，常规的EEPROM难以实现大的容量。此外，它的制造成本高。只包括一个晶体管的常规闪存的存储单元能增大擦除单元的尺寸而不是减小存储单元尺寸。因而，常规的闪存在获得所需的操作特性和器件的可靠性方面存在一些困难，当减小设计标准尺寸时，这些问题会变得更严重，因而阻碍或限制了存储单元尺寸的减小。这种非易失性半导体存储器可以采用各种用于制造单个存储器的工艺来制造。为了按SoC(片上系统)构建各种功能块，其中将形成系统的各种功能块集成在一个芯片上，应通过相同的制造工艺形成EEPROM和闪存。此外，应减小其每个单元的尺寸。而且它们应在低供电电压下操作。以下参见附图说明按照现有技术的非易失性半导体存储器。图1A是按照现有技术的单个晶体管型闪存单元的剖视图，图1B是图1A所示的单个晶体管型闪存的布图参见图1A，存储单元包括在p-型半导体衬底1的表面中形成的源区2和漏区3。源区2和漏区3之间将形成沟道区。栅氧化层4、浮栅5、和控制栅7叠置在衬底1的沟道区上。在浮栅5与控制栅7之间形成共聚氧化物(IPO)层6。浮栅5中存储电荷，而控制栅7在浮栅5上感应一电压。浮栅5和控制栅7形成叠置结构，如图1A所示。在半导体衬底1中形成的源区2和漏区3以与叠置栅的两个横边平行，由此形成单个晶体管的单元块。在该类型的存储单元中，通常使用沟道热载流子注入来进行单元编程。更具体地说，漏区3加5V的电压进行单元编程。源区2接地(0V)。控制栅7加8V的电压。因此，热沟道电子注入浮栅5。在单元块上进行擦除时，将0V或负的高电压加到控制栅7，而正的高电压加到源区2或半导体衬底1。由此，沿源区2或半导体衬底1的方向产生电荷隧道效应。图1B显示出具有图1A所示的叠置结构的闪存的布图。参见图1B，用场绝缘区10将多个存储单元11相互分开。各个存储单元的每个控制栅15连接到相应的字线12。多根字线12相互分开。沿垂直于字线12的方向形成位线13，各个存储单元的每个漏区17通过位线接点14连接到位线13。尽管单晶体管叠置型存储单元的尺寸减小了，但是它具有以下的严重缺陷。在每个非易失性半导体存储器中擦除数据时，在擦除过程中常常会出现过度擦除现象，存储单元的阈值电压降低到0V以下。具有单晶体管叠置型存储单元的非易失性半导体存储器上，如果在所选择的位线中有至少一个存储单元过度擦除，就不能读同一位线中的多个存储单元的状态。通常，制造工艺的不一致性和加到浮栅周围的介质层上的工艺导致的应力都会引起过度擦除。用设计技术可以解决这种过度擦除问题。但是，这会使电路结构变得复杂。因而，无论如何都要消除单晶体管叠置型存储单元中的过度擦除问题。此外，不允许在单晶体管叠置型存储单元中有过度擦除，而且用块单元进行超过几万字节的擦除，由此加宽擦除过的块的阈值电压分布。因而，使可允许的阈值电压的实际范围变得更窄。非易失性半导体存储器存储单元中的电荷状态(即，阈值电压)对应存储单元的逻辑状态。单晶体管叠置型存储单元的可允许的阈值电压范围是1V到5V之间。当向控制栅加3.3V的读电压时，在阈值电压是1V的低电平的情况下，有与3.3V与1.0V的电压差成正比的单元电流流过。在用5V电压程控的存储单元中，由于存储单元的沟道封闭造成电流流动中断。因此，通过在分别对应于“1”和“0”两个电平的通、断的条件下，读取电流条件在每个存储单元中存储1位的数字数据。同时，存储器的数据读取速度与读取时的存储单元电流成正比。因此，存储单元电流大时读取速度就快，而存储单元电流小时读取速度就慢。因此，阈值电压的低电平越低、存储单元电流越大，读取速度越快。按照现有技术的单晶体管叠置型存储单元在低电平的条件下具有超过0V的较高阈值电压。因此，它具有小的存储单元电流，因而，如果不将加到控制栅上的读电压增大到超过电源电压电平，就不能提高读取速度。如果每个存储器的阈值电压定义为高于四个电平，那么，每个存储单元就能够存储两位以上的逻辑数据(多位存储器)。当用多个电平进行编程时，就要用可允许的阈值电压1V到5V之间的四个或四个以上的阈值电压电平进行程控和读取。这种情况下，多个阈值电压电平之间的间隔就会变得更窄，读取速度就会变得更慢，存储单元易于受到各种噪声的影响。因此，阈值电压之间的间隔不能再减小。整个可允许的阈值电压范围的宽间隔易于实现多位存储和提高存储器的速度。但是，不幸的是具有更窄范围的可允许阈值电压的单晶体管叠置型存储单元不能用高速度和低电压进行读取操作。因此，难以实现高速多位存储。此外，单个晶体管叠置型存储单元按照0.18μm以下的设计标准尺寸来减小尺寸极其困难，从而造成存储单元特性和可靠性方面的问题或缺陷。对应于一个用上述的存储单元构成的存储器矩阵中的存储单元的浮栅存储晶体管的漏极直接连接到位线，而它的源极端连接到公用地线。这种存储器矩阵中，由于漏电压耦合到浮栅而引起漏极击穿、雪崩或高漏电流。因此，在编程过程中，在所选择的位线上由未被选择的存储单元产生过电流。这种效果会随着沟道长度变短而增大，因而就难以减小存储单元的尺寸。这种存储器矩阵中，会出现例如在所选择的位线上由未被选择的存储单元引起的热电子注入、和由于电场应力所引起的存储的电荷泄漏的问题。在阈值电压的多个电平之间具有窄间隔的多位存储单元中，这些问题会变得更严重。在存储晶体管的漏极边上进行形成接点和金属线的工艺，由此，在处理过程中除去存储单元的浮栅附近的氧化层。由于存在上述的全部问题或缺陷，只要闪存单元包括单个晶体管，就难以按照工艺小型化来减小存储单元的尺寸。令人遗憾的是，单晶体管叠置型存储单元不适合用于带有逻辑处理的系统芯片，以及不适合于用深-亚微米处理技术的独立非易失性存储器。通常，图1A和1B所示的具有对于控制栅的低耦合比的叠置型存储单元在低电压操作中存在缺陷。非易失性存储单元的增大的耦合比绝对需要用例如便携式装置的低电压驱动的系统来进行有效地复制。通过加串联连接的浮栅晶体管(I)和选择晶体管(II)作为两个-晶体管EEPROM存储单元，可以克服单晶体管叠置型存储单元中存在的问题或缺陷，如图2A所示。图2A是按照现有技术的两个-晶体管EEPROM存储单元的剖视图，图2B显示出图2A所示的两个-晶体管EEPROM存储单元的布图。图2C和2D显示出按照现有技术的两个-晶体管EEPROM存储单元的电路图。参见图2A，两个-晶体管EEPROM存储单元包括在p-型半导体衬底21的表面中形成的源区22和漏区23。源区22和漏区23之间的部分变成沟道区。沟道区上形成栅氧化层24和浮栅25。控制栅27包围浮栅25。浮栅25与控制栅27之间形成介质(共聚氧化物IPO)层26。浮栅25存储电荷，控制栅27在浮栅25上感应一电压。选择晶体管(II)用浮栅晶体管(I)的漏区23作为它的源区。选择晶体管本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器，包括：半导体衬底，具有有源区和场区；至少两个非易失性存储晶体管，每个非易失性存储晶体管有在有源区的存储器和在存储器处的控制栅，其中，每个控制栅置于单个控制板中；和至少两个选择晶体管，每个选择 晶体管对应每个非易失性存储晶体管，其中，每个选择晶体管连接到对应的每个非易失性存储晶体管，用于选择对应的非易失性存储晶体管。

【技术特征摘要】
KR 2001-8-25 2001/515661.一种非易失性半导体存储器，包括半导体衬底，具有有源区和场区；至少两个非易失性存储晶体管，每个非易失性存储晶体管有在有源区的存储器和在存储器处的控制栅，其中，每个控制栅置于单个控制板中；和至少两个选择晶体管，每个选择晶体管对应每个非易失性存储晶体管，其中，每个选择晶体管连接到对应的每个非易失性存储晶体管，用于选择对应的非易失性存储晶体管。2.按权利要求1的非易失性半导体存储器，其特征是，半导体衬底是具有在p-型衬底上的N-型阱和在N-型阱中的P-型阱的三阱型，其中，每个有源区形成在P-型阱中。3.按权利要求1的非易失性半导体存储器，其特征是，选择晶体管经选择晶体管和非易失性存储晶体管共享的PN-结串联连接到非易失性存储晶体管。4.按权利要求1的非易失性半导体存储器，其特征是，选择晶体管经公用沟道串联连接到非易失性存储晶体管。5.按权利要求1的非易失性半导体存储器，其特征是，还包括在非易失性存储晶体管和选择晶体管的多个介质层，其中每个介质层用不同的材料形成或具有不同的厚度。6.按权利要求1的非易失性半导体存储器，其特征是，存储器是导电浮栅。7.按权利要求5的非易失性半导体存储器，其特征是，在非易失性存储晶体管的介质层用燧道效应氧化物形成。8.按权利要求1的非易失性半导体存储器，其特征是，还包括在存储器与衬底之间的第一介质层；和在衬底与选择栅之间的第二介质层。9.按权利要求1的非易失性半导体存储器，其特征是，存储器用导体形成。10.按权利要求1的非易失性半导体存储器，其特征是，每个存储器是氮化物层或氮化物层/氧化物层之一。11.按权利要求10的非易失性半导体存储器，其特征是，每个存储器只形成在非易失性存储晶体管上。12.按权利要求1的非易失性半导体存储器，其特征是，存储器用铁电材料形成。13.按权利要求1的非易失性半导体存储器，其特征是，至少两个非易失性存储晶体管具有在衬底中用于源极或漏极的至少一个公用掺杂区。14.一种非易失性半导体存储器，包括半导体衬底，具有有源区和场区；衬底上的介质层；衬底上的至少两个非易失性存储晶体管，每个非易失性存储晶体管包括在衬底中的源极和漏极，在有源区上的存储器，和在存储器处的控制栅，其中，每个控制栅包含到单个控制板中，和相邻的多个非易失性存储晶体管共享的源极作为公用源极；和衬底上的至少两个选择晶体管，每个选择晶体管包括衬底中的源极和漏极，源极和漏极之间的介质层上的选择栅，其中，每个选择晶体管的源极用作对应的非易失性存储晶体管漏极，和每个选择晶体管连接到对应的非易失性存储晶体管，用于选择对应的非易失性存储晶体管。15.按权利要求14的非易失性半导体存储器，其特征是，每个选择晶体管的源极包括第一和第二源极，其中，第二源极形成在第一源极中，和经第一源极进行编程操作；对应的非易失性存储晶体管的存储器；和介质层，和经第二源极、存储器、和介质层进行擦除操作。16.按权利要求15的非易失性半导体存储器，其特征是，用热载流子注入进行编程操作。17.按权利要求14的非易失性半导体存储器，其特征是，介质层包括第一部分，在存储器与衬底之间具有第一厚度；和第二部分，在选择栅与半导体衬底之间，具有与第一厚度不同的第二厚度。18.一种非易失性半导体存储器矩阵，包括按列方向设置的多根位线；按行方向设置的多根字线；按行方向设置的多根源线；按行方向设置的多根控制板线；在多根线之间的多个非易失性存储器单元，每个非易失性存储器单元包括至少两个非易失性存储晶体管，每个非易失性存储晶体管包括在衬底中的源极和漏极，在衬底中形成的漏极，有源区上的存储器，在存储器处的控制栅，其中，每个控制栅包含到构建在单体中的控制板中，和被相邻的多个非易失性存储晶体管共享的源极为公用源极，和至少两个选择晶体管，每个选择晶体管包括衬底中的源极和漏极，源极和漏极之间的介质层上的要与存储器隔离的选择栅，其中，每个选择晶体管的源极是对应的非易失性存储晶体管的漏极，两个选择晶体管的每一个连接到对应的非易失性存储晶体管，用于选择对应的非易失性存储晶体管，各个单元的选择栅连接到对应的按行方向的字线，单元的公用源极连接到按行方向延伸的源线，控制板连接到对应的按行方向的控制板线，和单元中的选择晶体管的漏极连接到对应的位线。19.按权利要求18的非易失性半导体存储器矩阵，其特征是，控制板线和字线分别用与控制板和选择栅相同的导电材料形成。20.按权利要求18的非易失性半导体存储器矩阵，其特征是，矩阵按闪存模式操作。21.按权利要求20的非易失性半导体存储器矩阵，其特征是，矩阵中，没有选择的非易失性存储晶体管的选择栅加0V电压、接地电压、或浮动电压；所选择的非易失性存储晶体管的选择栅加Vcc～10V电压用于编程操作；所选择的非易失性存储晶体管的选择栅加Vcc～7V电压用于读操作；所选择的非易失性存储晶体管的控制板分别加-7V～10V、-13V～10V、和0V～7V的电压分别用于编程操作、擦除操作、和读操作；所选择的非易失性存储晶体管的漏极分别加1V～6V和0.5V～2V的电压分别用于编程操作和读操作；所选择的非易失性存储晶体管的公用源极分别加0V～2V、0V～13V、和0V～1.5V的电压分别用于编程操作、擦除操作、和读操作；衬底是P-型衬底。22.按权利要求20的非易失性半导体存储器矩阵，其特征是，没有选择的非易失性存储晶体管的选择栅施加0V电压、接地电压、或浮动电压；所选择的非易失性存储晶体管的选择栅分别加Vcc～10V、Vcc～7V、和0V～13V电压分别用于编程操作、读操作、和擦除操作或所选择的非易失性存储晶体管的选择栅加浮动电压用于擦除操作；所选择的非易失性存储晶体管的控制板分别加-7V～10V、-13V～0V、和0V～7V电压分别用于编程操作、擦除操作、和读操作；所选择的非易失性存储晶体管的漏极分别加1V～6V和0.5V～2V的电压分别用于编程操作和读操作；所选择的非易失性存储晶体管的公用源极分别加0V～2V、Vcc～13V、和0V～1.5V的电压分别用于编程操作、擦除操作、和读操作；或所选择的非易失性存储晶体管的公用源极加浮动电压用于擦除操作；衬底包括p-型衬底，p-型衬底中形成的N-型阱，和N-型阱中形成的P-型阱；p-型衬底始终加0V电压；P-型阱分别加-5V～0V和Vcc～13V电压分别用于编程操作和擦除操作；N-型阱加0V电压用于编程操作和读操作；N-型阱加Vcc～13V电压用于擦除操作。23.按权利要求18的非易失性半导体存储器矩阵，其特征是，矩阵按单元部件的EEPROM模式操作。24.按权利要求23的非易失性半导体存储器矩阵，其特征是，没有选择的单元的选择栅分别加0V、0～Vcc或浮动电压、和0V电压分别用于编程操作、擦除操作、和读操作；没有选择的单元的选择晶体管的漏极加0V或浮动电压用于擦除操作；所选择的单元的选择栅分别加Vcc～10V、Vcc～10V或7V～15V、和Vcc～7V电压分别用于编程操作、擦除操作、和读操作；所选择的单元的选择晶体管的漏极分别加2V～7V、Vcc～10V或7V～13V、和0.5V～2V电压分别用于编程操作、擦除操作、和读操作；所选择的单元的控制板分别加-7V～10V、-10V～-3V或0V、和0V～7V电压分别用于编程操作、擦除操作、和读操作；所选择的单元的公用源极分别加0V～2V、0V或浮动电压、和0V～1.5V分别用于编程操作、擦除操作、和读操作；衬底是P-型衬底。25.按权利要求23的非易失性半导体存储器矩阵，其特征是，没有选择的单元和所选择的单元的选择栅加0V和Vcc～10V电压用于编程操作；所选择的单元的控制栅加-7V～10V电压，所选择的单元的选择晶体管的漏极加1V～6V电压，和所选择的单元的公用源极加0V～2V电压，用于编程操作；衬底包括p-型衬底，p-型衬底中的N-型阱，和N-型阱中的P-型阱，衬底始终加0V电压，P-型阱和N-型阱分别加-5V～0V和0V电压用于编程操作。26.在非易失性半导体存储器中包括至少两个非易失性存储晶体管，每个非易失性存储晶体管包括，衬底中的源极、衬底中的漏极、有源区上面的介质层上的存储器，和在存储器处的控制栅，包含在单体中构建的控制板中的至少两个控制栅；和至少两个选择晶体管，每个选择晶体管包括，衬底中的源极、衬底中的漏极、源区和漏区之间的介质层上的要与存储器隔离的选择栅，其中，每个选择晶体管的源极是对应的非易失性存储晶体管的漏极，两个选择晶体管中的每个晶体管连接到对应的非易失性存储晶体管，用于选择对应的非易失性存储晶体管，该非易失性半导体存储器的操作方法包括通过导通或断开各个选择晶体管来选择一个非易失性存储晶体管，和用从所选择的非易失性存储晶体管的沟道产生热电子的热载流子注入方法对所选择的非易失性存储晶体管编程。27.按照权利要求26的方法，其特征是，热载流子注入方法包括第一方法和第二方法和第三方法之一，所述的第一方法是在所选择的非易失性存储晶体管的源极与衬底之间加偏置电压的方法，所述的第二方法是所选择的非易失性存储晶体管的控制板的电压从低电压逐渐增大的方法，第三方法是第一方法和第二方法的组合。28.按照权利要求26的方法，其特征是，还包括监测在加到所选择的非易失性存储晶体管的控制板的电压下的所选择的非易失性存储晶体管的沟道电流；和在控制板所加的电压下沟道电流达到参考电流时，终止加到控制板的电压下的编程操作。29.按照权利要求26的方法，其特征是，还包括监测在连续加到所选择的非易失性存储晶体管的控制板的多个电压下的所选择的非易失性存储晶体管的沟道电流；和在控制板所加的多个电压下沟道电流达到参考电流时，终止加到控制板的各个电压下的编程操作。30.按照权利要求26的方法，其特征是，还包括监测在连续加到所选择的非易失性存储晶体管的控制板的多个电压下的所选择的非易失性存储晶体管的沟道电流；和在控制板分别所加的多个电压下沟道电流达到参考电流时，终止加到控制板的各个电压下的编程操作。31.按照权利要求26的方法，其特征是，还包括通过导通对应的选择晶体管来选择多个非易失性存储晶体管中的一个，用于读操作；和所选择的非易失性存储晶体管的控制板加恒定电压或可变电压。32.按照权利要求26的方法，其特征是，没有选择的非易失性存储晶体管的选择栅加0V、Vcc～13V、或浮动电压中的一个电压，用于擦除操作。33.按照权利要求26的方法，其特征是，当所选择的单元加源电压进行读或编程操作时，与所选择的源线交叉的位线加等于源电压的电压，使没有选择的单元的源极和漏极加相同的电压，以防止由共享所选择的单元的字线的没有选择的单元导通所产生的漏电流。34.一种非易失性半导体存储器矩阵，包括按行方向设置的多根位线；按列方向设置的多根字线；按行方向设置的多根源线；按行方向设置的多根控制板线；和在多根位线之间的多个非易失性存储器单元，每个非易失性存储器单元包括至少两个非易失性存储晶体管，每个非易失性存储晶体管包括源极、漏极，存储器，和在存储器处的控制栅，其中，至少两个控制栅置于以单体构建的一个控制板中，和相邻的多个非易失性存储晶体管的源极是公用源极；和至少两个选择晶体管，每个选择晶体管包括源极、漏极，源极和漏极之间的与存储器隔开的选择栅，其中，每个选择晶体管的源极是对应的非易失性存储晶体管漏极，和两个选择晶体管的每一个连接到对应的非易失性存储晶体管，用于选择对应的非易失性存储晶体管，其中各个单元的选择栅连接到按列方向的对应的字线，公用源极连接到对应的按行方向延伸的源线，控制板连接到对应的按行方向的控制板线，选择晶体管的漏极连接到对应的位线。35.按照权利要求34的非易失性半导体存储器矩阵，其特征是，向选择的非易失性存储晶体管的源极施加一源电压，和向连接到选择晶体管的漏极的位线施加与源电压相等的电压，以使相邻的非易失性存储晶体管共享公用源极，从而实现读取操作或编程操作。36.一种非易失性半导体存储器，包括半导体衬底，具有有源区和场区；半导体衬底上的介质层；衬底上的至少两个非易失性存储晶体管，每个非易失性存储晶体管包括在衬底中的源极，在衬底中的漏极，在有源区上面的介质层上的存储器，和在存储器处的控制栅，其中，至少两个控制栅包含到单个控制板中，和由相邻的多个非易失性存储晶体管共享的漏极作为公用漏极；和衬底上的至少两个选择晶体管，每个选择晶体管包括衬底中的源极，衬底中的漏极，源极和漏极之间的介质层上的与存储器隔开的选择栅，其中，每个选择晶体管的漏极是对应的非易失性存储晶体管的源极，和每个选择晶体管连接到对应的非易失性存储晶体管，用于选择对应的非易失性存储晶体管。37....

【专利技术属性】
技术研发人员：崔雄林，
申请(专利权)人：崔雄林，
类型：发明
国别省市：KR[韩国]