EEPROM体系结构和编程协议制造技术

一种ＥＥＰＲＯＭ存储器电路（图２和图３），在其中能够同时执行列锁存（６０）的载入和存储器阵列（６６）的读取。在此存储器电路中，数据输入（６４）直接连接至列锁存（６０），使得位线（６８）为了由直接连接至这些位线的读出放大器（７６）读取存储器而打开。一个送入列锁存而另一个送入位线选择电路的两个分开的Ｙ地址解码器（６２和７２）分别提供列锁存和位线选择。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一次可以编程多个数据字或字节的页模式可编程非易失性半导体存储器电路以及操作该电路的方法。
技术介绍
典型的电可擦除和可编程非易失性存储单元(EEPROM)通过在MOS晶体管内的浮动栅结构上存储大量电荷而保有二进制数据。按照惯例，充电的浮动栅表示逻辑“1”状态(擦除状态)而未充电的浮动栅表示逻辑“0”状态(编程状态)。为了将电子注入MOS晶体管的浮动栅(即擦除)，将在其栅极应用高电压Vpp并将其源极接地。充电的浮动栅增加了该晶体管的阈值电压。为了对该浮动栅设备放电(即编程)，就对其漏极应用Vpp并将其栅极接地。图1示出了浮动栅晶体管10通常是如何连接至EEPROM存储器阵列22的。每个浮动栅晶体管10都与一个接入晶体管12配对以形成一个存储单元，其中接入晶体管12的源极连接至浮动栅晶体管10的漏极。接入晶体管12的漏极接进在同一列内与所有接入晶体管12共漏极的位线16。浮动栅晶体管10的源极接地。数据列锁存24连接至位线16的一端而位线选择晶体管28连接至另一端。接入晶体管12的栅极连接至在同一行内与所有接入晶体管12共栅极的字线20。通常将每一行内的浮动栅晶体管10本文档来自技高网...

【技术保护点】
一种ＥＥＰＲＯＭ存储器电路，所述电路包括：用于存储数字数据的存储单元阵列，所述阵列接入多个位线，所述位线的一端连接至位线选择电路而另一端连接至列锁存电路；连接至所述列锁存电路的第一地址解码器；连接至所述位线选择电路的 第二地址解码器；连接至所述位线选择电路的读出放大器；以及直接连接至所述列锁存电路而不通过所述位线的数据输入端，由此通过所述数据输入端的所述列锁存电路的载入和通过所述读出放大器的所述存储器阵列的读出可以被同时执行。

【技术特征摘要】
【国外来华专利技术】FR 2003-9-15 03/108001.一种EEPROM存储器电路，所述电路包括用于存储数字数据的存储单元阵列，所述阵列接入多个位线，所述位线的一端连接至位线选择电路而另一端连接至列锁存电路；连接至所述列锁存电路的第一地址解码器；连接至所述位线选择电路的第二地址解码器；连接至所述位线选择电路的读出放大器；以及直接连接至所述列锁存电路而不通过所述位线的数据输入端，由此通过所述数据输入端的所述列锁存电路的载入和通过所述读出放大器的所述存储器阵列的读出可以被同时执行。2.如权利要求1所述的EEPROM存储器电路，其特征在于，所述的每个存储单元都是由在位线和地之间串联连接的选择晶体管和浮动栅晶体管组成的。3.如权利要求1所述的EEPROM存储器电路，其特征在于，所述列锁存电路包括多个列锁存，每个列锁存都具有低电压部分和高电压部分，由此所述列锁存的载入仅利用在所述低电压部分内的组件。4.如权利要求3所述的EEPROM存储器电路，其特征在于，所述列锁存的所述低电压部分包括具有漏极连接至数据输入端和源极连接至一锁存输入的低电压通过门，由此在所述晶体管栅极处的激活信号可以开启所述低电压通过晶体管，允许将所述数据输入电路内的数据被存储到所述锁存内。5.如权利要求4所述的EEPROM存储器电路，其特征在于，所述低电压通过门是NMOS晶体管。6.如权利要求3所述的EEPROM存储器电路，其特征在于，所述列锁存的所述高电压部分包括具有通过第一高电压通过晶体管的所述低至部分中的连接至所述锁存的输出的输入/输出节点的电平移位器，由此所述电平移位器可以依据其在所述输入/输出节点上检测到的信号而在高电压和地之间切换，所述输入/输出节点还连接至第二高电压通过晶体管的栅极，该晶体管的漏极连接至高电压源而源极连接至所述位线，因此当所述电平移位器在其输入/输出节点上施加高电压信号时，就通过所述第二高电压通过晶体管将一高电压应用于所述位线。7.如权利要求6所述的EEPROM存储器电路，其特征在于，所述电平移位器包括第一和第二PMOS晶体管，所述PMOS晶体管具有连接至高电压源的源极，所述第二PMOS晶体管的栅极和所述第一...

【专利技术属性】
技术研发人员：M柯姆比，JM答加，S瑞卡德，
申请(专利权)人：爱特梅尔股份有限公司，
类型：发明
国别省市：US[美国]