动态存储器存储单元更新率之评估及控制电路之方法技术

控制动态存储器存储单元更新率之电路，包括控制电路（３）以控制至动态存储器存储单元之存取，其可以许多操作模式操作。由该控制电路驱动的存储电路用于储存关于被指定至该时间信息项的存储单元之存取的时间信息项。该控制电路可以监督操作模式被操作使得在至经指定存储单元之存取时，时间信息项藉由控制电路被写至该存储电路，此时间信息项在至经指定存储单元之后续存取时被读出。该读出时间信息项被送至评估电路，藉由此关于在至经指定存储单元之个别存取间的时间期间的评估信息时间项可输出于该存储器外部。根据本发明专利技术电路，该存储单元的更新率可以该监督操作模式依所需被登入、监督及修正。

【技术实现步骤摘要】

本专利技术系关于一种动态存储器存储单元更新率之评估及控制之电路及方法。
技术介绍
在以DRAMs形式的积体动态存储器中，一般称的更新操作在存储单元未被外部地存取的操作期间为必要的，以更新存储单元内容，其会因该储存电容或选择晶体管的漏电流而挥发，及因而永远地保留该存储单元内容。在更新操作期间，由所选择存储单元的经评估及经放大信息信号被直接写回至该相关存储单元。此一般由控制器电路控制，其额外定义更新频率，使用此该存储单元内容的个别更新被作动。存在数种更新该存储单元内容的可能性。首先，在进行读取或写入操作的存储器正常操作期间，尽可能与存储器字线的激活及与该字线的后续关闭一样早，自该相关存储单元读取的信息在感应放大器被评估及放大，该经评估及经放大信息信号被写回至该存储单元及以此方式(一般称为激活-预充电循环)被更新。而且，存储控制器传送一般称的自动更新指令至该存储器，其在每一情况起始激活一列的指令顺序以进行更新。做为实例，一般称的更新计数器定义哪一列要进行更新，该更新计数器连续地定地址动态存储器的列，例如以它们的地址之循序顺序。此种更新方法在所有存储器的存储器组并联作动，其中在每一存储器组在每一情况列被同时激活及再次关闭。若一个存储器组具如4096个列，驱动该存储器的存储控制器每64毫秒/4096(信息留置时间为64毫秒)传送自动更新指令至该存储器。为进行信息留置的目的，该存储器可进入一般称的自动更新模式，其中更新计数器周期地内部起始一指令顺序以激活及关闭该存储器的列，类似于先前所叙述的自动更新指令，存储单元的信息因而可被规则地更新，即使没有存储控制器的外部自动更新指令。控制至该动态存储器的存取的存储控制器具尤其是确保没有任何一个该存储器的列在非激活状态的时间超过最大订定信息留置时间，如64毫秒，之工作。在最简单的情况下，该存储控制器以平均每15.6微秒(＝64毫秒/4096)散布自动更新指令于正常读取及写入操作之间。用于此情况的名称为分布更新，其仅当存储器不为读取或写入模式时可被进行。关于此种分布更新形式的缺点为，特别是，当分布更新要被做动时，其不可能定义，因在时间的各点依据存取能力利用而定。然而，在存储器的读取及写入操作期间高存取能力利用在另一方面表示无论如何多个列在激活操作期间被开启及再次关闭，使得在已知读取及写入操作期间该信息项被更新。在此情况下，该自动更新指令送至该存储器以支持方式做为在规则序列的准备，而不需知道实际的更新状态。
技术实现思路
本专利技术系基于订定一种动态存储器存储单元更新率之评估及控制的电路及方法之目的，此使得在信息处理系统的存储体操作期间，存储器更新的次数及因而频率被大幅减少。此目的可根据本专利技术藉由根据权利要求第1项的动态存储器存储单元更新率之评估及控制电路及藉由根据权利要求第10项的动态存储器存储单元更新率之评估及控制之方法而达到。根据本专利技术动态存储器存储单元更新率之评估及控制电路具一种控制电路以控制至动态存储器存储单元之存取，其可于多数操作模式操作。而且，储存关于指定至该时间信息项的存储单元之存取的时间信息项之准备由被控制电路驱动的存储电路提供。该控制电路可以监督操作模式以一种方式被操作使得在至经指定存储单元之存取的情况下，时间信息项藉由控制电路被写至该存储电路，此时间信息项在至经指定存储单元之后续存取的情况下被再次读出。该读出时间信息项被送至评估电路，藉由此关于在至经指定存储单元之个别存取间的时间期间之评估信息项可输出于该存储器外部。如此，本专利技术提供一种动态存储器存储单元更新率之评估及控制电路，使用此，存储单元的更新率可以监督操作方式依所需被登入、监督及修正。本专利技术因而使得可由监督操作模式延伸动态存储器为可能，此使得在时间信息项的协助下，可确定存储单元被最后一次存取的时间及是否该平均信息留置时间已被依从。依据根据本专利技术，关于至存储单元中的至少一个的存取之时间信息项被指定于其及储存于存储电路。以存储器的监督操作模式，该时间信息项在至经指定存储单元之存取的情况下被储存及在至经指定存储单元之后续存取的情况下被再次读出。该读出时间信息项被送至外部评估，其产生关于在至经指定存储单元之个别存取间的时间期间评估信息项。在本专利技术的有利具体实施例中，决定评估信息项的评估电路执行储存于存储电路的时间信息项与参考时间信息项之比较。该评估电路具储存个别值，特别是如许多连续决定评估信息项的最大值及最小值的极值之存储单元。该存储单元内容可藉由该评估电路被输出至该存储器外部，该评估电路可有利地连接至动态存储器的信息终端管脚以进行输出评估信息项的目的。为进行写入时间信息项至该存储电路的目的，该电路较佳为具连接至振荡器的计数寄存器，其以经定义计时速率增量或减量该计数寄存器。为进行写入时间信息项的目的，该计数寄存器系连接至该存储电路。在至存储单元中的其一的存取之情况下，因为该时间信息项以该计数寄存器的现有计数器读数之形式被写至该存储电路，而得到该评估信息项。当该时间信息项被读取时，先前写入的该时间信息项与同时前进的现存时间比较，换言之，写至该存储电路的计数器读数与该计数寄存器的现有计数器读数比较。根据此具体实施例，该参考时间信息项可在该计数寄存器分接以与储存于该存储电路的该时间信息项比较。在进行所储存时间信息项与现存时间信息项之比较后，由此比较的极值被储存于该评估电路的存储单元。现存最小值及最大值经由该动态存储器的信息终端管脚与如存储控制器或与测试平台通讯。根据本专利技术的进一步有利具体实施例，为存取该动态存储器的存储单元，激活指令被产生用于该存储器的字线之选择及激活且预充电指令被产生用于在激活后预充电该字线，该经指定存储单元的先前储存时间信息项，其随经激活字线被选择，藉由激活指令被读出，该经指定存储单元的新时间信息项藉由预充电指令储存。该存储器可以许多不同的操作模式操作以存取该存储器的存储单元，做为实例，该存储器可以上述正常激活-预充电循环，以自动更新模式及以自行更新模式操作。在每一操作模式中，在每一情况下，激活指令被产生用于该存储器的字线之选择及激活且预充电指令被产生用于在激活后预充电该字线，在此情况下，本专利技术较佳为提供一种选择可能性，根据此其可能自使得该存储器的监督操作模式被激活用于该时间信息项的纪录之操作模式或这些操作模式的该操作模式选择。根据本专利技术的进一步有利具体实施例中，提供一种个别控制位，如在因此而提供的存储器的专属存储区域，此控制位以一种依据储存于该存储电路的个别时间信息项的方式被设定及被读出以能够确定是否时间信息项已被事先写入。本专利技术的进一步有利设计及发展被订定于子权利要求。附图说明本专利技术参考图式详细说明于下文，各图式被说明于图中及说明关于本专利技术示例具体实施例。第1图显示动态存储器存储单元更新率之评估及控制电路之具体 具体实施例方式第1图说明动态存储器存储单元更新率之评估及控制电路之较佳具体实施例。DRAM的存储单元数组1被区分为相同形式的许多存储器组11至14，该存储单元MC沿字线WL(列)及位线BL(行)排列于个别存储器组11至14。该存储单元MC排列于字线及位线的交叉点及在每一情况包括储存电容及选择晶体管于已知中间连接点，然而，其因清楚目的未说明于第1图。为选择该存储单元MC的其一本文档来自技高网...

【技术保护点】
一种评估及控制动态存储器存储单元更新率之电路，－具一种控制电路（３）以控制至动态存储器存储单元之存取，其可以许多操作模式操作，－具一种存储电路（１），其系由该控制电路（３）驱动，以储存关于被指定至该时间信息项的存储单元（ＭＣ ）之存取的时间信息项（ＺＳ），－其中该控制电路（３）可以一种监督操作模式被操作使得在至经指定存储单元之存取的情况下，时间信息项（ＺＳ）藉由该控制电路被写至该存储电路（１），此时间信息项在至经指定存储单元之后续存取的情况下被读出， －其中该读出时间信息项（ＺＳ）被送至评估电路（６、７）藉由此关于在至该经指定存储单元之个别存取间的时间期间评估信息项（Ｓ）可输出于该存储器外部。

【技术特征摘要】
DE 2003-8-18 10337855.31.一种评估及控制动态存储器存储单元更新率之电路，-具一种控制电路(3)以控制至动态存储器存储单元之存取，其可以许多操作模式操作，-具一种存储电路(1)，其系由该控制电路(3)驱动，以储存关于被指定至该时间信息项的存储单元(MC)之存取的时间信息项(ZS)，-其中该控制电路(3)可以一种监督操作模式被操作使得在至经指定存储单元之存取的情况下，时间信息项(ZS)藉由该控制电路被写至该存储电路(1)，此时间信息项在至经指定存储单元之后续存取的情况下被读出，-其中该读出时间信息项(ZS)被送至评估电路(6、7)藉由此关于在至该经指定存储单元之个别存取间的时间期间评估信息项(S)可输出于该存储器外部。2.根据权利要求第1项的电路，其中-该评估电路(6、7)，用于决定评估信息项(S)，系执行储存于该存储电路(1)的该时间信息项(ZS)与参考时间信息项(AZS)之比较，特别是计算由此的差，-该评估电路具存储单元(6、7)以储存许多连续决定评估信息项的个别值(最大值，最小值)，-该存储单元(6、7)的内容可藉由该评估电路输出至该存储器外部。3.根据权利要求第2项的电路，其中输出评估信息项的该评估电路(6、7)，可连接至该动态存储器的信息终端管脚(DQ0-DQ15)。4.根据权利要求第1至3项其中一项的电路，其中-该电路具计数寄存器(4)，-该电路具振荡器(5)，其系连接至该计数寄存器(4)，以使用经定义计时速率增量或减量该计数寄存器，-该计数寄存器(4)可连接至该存储电路(1)以进行写入该时间信息项(ZS)的目的。5.根据权利要求第4项的电路，其中-该参考时间信息项(AZS)可在该计数寄存器(4)分接以与储存于该存储电路(1)的该时间信息项(ZS)比较。6.根据权利要求第4项的电路，其中该计数寄存器(4)可由操作模式信号(TM、RT)设定或重新设定。7.根据权利要求第1至3项其中一项的电路，其中该存储电路(1)系由排列于沿动态存储器的可寻址字线(WL)的存储区域(y＝1)的该存储单元(MC)形成。8.根据权利要求第1至3项其中一项的电路，其中该存储电路(1)具一种存储区域(y＝0)以储存控制位(AF)其以一种依据所储存时间信息项(ZS)的方式被设定及由该控制电路(3)读出。9.根据权利要求第1至3项其中一项的电路，其中-该电路被排列于许多存储芯片(103)的其一上，该许多存储芯片(101至103)形成存储模块装置(100)，-该存储芯片(103)的其一系连接进入...

【专利技术属性】
技术研发人员：M佩纳，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]