【技术实现步骤摘要】
本专利技术涉及具有非易失性存储器单元的半导体集成电路，每个非易失性存储器单元具有通过电擦除和写入可以反向地改变的阈值电压，更具体涉及用于抑制非易失性存储器单元的过擦除的技术。
技术介绍
上述非易失性存储器单元具有擦除态和写入态。擦除态是例如，其中从存储单元的选择端观察的阈值电压低的状态，写入态是例如，从存储单元的选择端观察的阈值电压高的状态。非易失性存储器单元的选择端连接到字线，根据连接到选择字线的每一存储单元执行降低非易失性存储器的阈值电压的擦除操作。在具有例如浮栅结构的非易失性存储器单元的情况下，高电压施加到字线，以致浮栅中积累的电子朝着源极线或衬底(阱区)的方向释放。此时，常常存在当具最慢擦除性能的存储单元的阈值电压达到擦除验证电平时，由于各个存储单元不同的擦除性能，具有快擦除性能的存储单元处于耗尽状态(过擦除状态)的情况。在连接到被择字线的每个存储单元的阈值电压达到擦除验证电平或更低的电平之后，通过对具有不高于擦除分布的目标下限的阈值电压的每个存储单元执行选择性写入，进行使擦除分布的下限均匀的过程(写回过程)。通过执行该处理，消除了耗尽状态。因此，擦除...
【技术保护点】
一种半导体集成电路，包括：非易失性存储器单元，每个所述非易失性存储器单元具有通过电擦除和写入可以反向地改变的阈值电压；以及用于控制所述非易失性存储器单元的阈值电压的改变的控制电路，其中所述控制电路控制在擦除操作中对指 定为一个单元的多个非易失性存储器单元执行同步擦除的擦除过程，当擦除方向的阈值电压分布的极限超过所述擦除方向的过擦除极限之前的第一电平时，对指定为所述一个单元的所述非易失性存储器单元的规定单元执行写入的第一写入过程，以及在所述第一写入过程完成之后，当所述擦除方向的所述阈值电压分布的极限超过所述擦除方向的所述过擦除极限...
【技术特征摘要】
JP 2003-8-27 302334/20031.一种半导体集成电路，包括非易失性存储器单元，每个所述非易失性存储器单元具有通过电擦除和写入可以反向地改变的阈值电压；以及用于控制所述非易失性存储器单元的阈值电压的改变的控制电路，其中所述控制电路控制在擦除操作中对指定为一个单元的多个非易失性存储器单元执行同步擦除的擦除过程，当擦除方向的阈值电压分布的极限超过所述擦除方向的过擦除极限之前的第一电平时，对指定为所述一个单元的所述非易失性存储器单元的规定单元执行写入的第一写入过程，以及在所述第一写入过程完成之后，当所述擦除方向的所述阈值电压分布的极限超过所述擦除方向的所述过擦除极限之前的第二电平时，对指定为所述一个单元的所述非易失性存储器单元的规定单元执行写入的第二写入过程。2.根据权利要求1的半导体集成电路，其中，所述擦除降低每个所述非易失性存储器单元的所述阈值电压以及所述写入增加所述非易失性存储器单元的所述阈值电压。3.根据权利要求1的半导体集成电路，其中，在所述第一写入过程中施加到所述非易失性存储器单元的写入电压高于在所述第二写入过程中施加到所述非易失性存储器单元的写入电压。4.根据权利要求1的半导体集成电路，其中，在所述第一写入过程中写入电压施加到所述非易失性存储器单元的施加时间长于所述第二写入过程中所述写入电压施加到所述非易失性存储器单元的施加时间。5.根据权利要求1的半导体集成电路，其中，所述第一电平比所述第二电平更接近所述过擦除极限。6.根据权利要求5的半导体集成电路，其中，所述擦除过程是通过重复擦除验证和擦除电压施加促使在反擦除方向的所述阈值电压分布的极限达到擦除极限的过程，所述擦除验证决定所述反擦除方向的所述阈值电压分布的极限是否达到擦除决定电平，当没有达到所述擦除决定电平时所述擦除电压施加施加擦除电压。7.根据权利要求6的半导体集成电路，其中，所述第一写入过程通过重复第一写入验证和第一...
【专利技术属性】
技术研发人员：松原谦，高濑贤顺，藤泽友之，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]
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