具有页复制功能的半导体存储装置制造方法及图纸

一种具有页复制功能的半导体存储装置，用读出／锁存电路读出并锁存从对应于复制源的页地址的存储单元阵列的一页大小的存储单元中读出的数据。该读出／锁存电路有多个锁存电路，这些锁存电路利用列地址进行地址指定。改写用的数据被供给用列地址进行了地址指定的锁存电路，改写用的数据被锁存在该被进行了地址指定的锁存电路中，进行数据的改写。数据改写后的一页大小的数据被写入与复制方的页地址对应的存储单元阵列内的页中。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及具有将存储在存储单元阵列的某一区域中的数据写入另一区域的数据复制功能的半导体存储装置，特别是涉及一并写入的单位大的快速存储器。
技术介绍
作为非易失性存储器的一种，已知有NAND快速存储器。在NAND快速存储器中，串联连接由非易失性晶体管构成的多个存储单元，构成NAND单元。而且，对多个存储单元并行地进行数据的写入，按照由多个NAND单元构成的块单元电气性地一并进行擦除。通过将写入数据依次供给包括多个锁存电路的读出/锁存电路，将被锁存在该读出/锁存电路中的数据通过位线供给存储单元阵列，进行NAND快速存储器中的数据的写入。这里，将写入数据锁存在读出/锁存电路中的理由，是因为NAND快速存储器中的数据的写入方式是一种为了加快有效速度而一并写入大量的数据的方式。NAND快速存储器中的写入单位称为一页。通常，由使字线公用的多个存储单元构成一页。可是，在NAND快速存储器中进行数据的写入的情况下，出于数据管理的容易，通常，将汇总在一起的数据写入一个块中。因此，每一块的空区域变得非常大，不能有效地利用数据区域。在图1中，在存储单元阵列51上设有多个块52。另外，各块52中划了斜线的区域表示写入数据的区域，除此以外表示未写入数据的空区域。因此，在使用NAND快速存储器的情况下，一次写入的数据中，能读出某一块内的一页大小的数据，暂时被锁存在读出/锁存电路中，然后，被锁存在读出/锁存电路中的数据由于被写入与先被读出的块不同的块的空区域的页中，所以能进行存储空间的有效利用。这样的工作称为页复制。通过进行页复制，能谋求存储空间的有效利用。可是，如图2所示，NAND快速存储器有存储通常的数据的数据区域53、以及与其不同而被称为冗余区域54的存储空间。该冗余区域54相当于图2中划了斜线的区域。该冗余区域54在每一页中都存在，通常用来存储对应于各页的数据存储状态的数据。例如，数据的错误修正中使用的检错码(ECC)、或表示对应的页的数据能擦除的数据、或表示对应的页的数据是复制数据的数据等，能将关于该页的状态记述在冗余区域54中。如果进行页复制，则从复制源的页读出的数据、包括冗余区域54中的数据直接被写入复制方的页中。因此，在页复制之前，冗余区域54中的数据不准确地反映该页的状态。进行页复制时，数据区域53中的数据有必要能直接对冗余区域54进行数据的改写。可是，迄今，页复制时不能改写一部分数据。因此，希望有页复制时能改写一部分数据的NAND快速存储器。
技术实现思路
根据本专利技术的第一方面，提供这样一种半导体存储装置，该半导体存储装置由以下部分构成按照页单位进行数据的写入及读出的存储单元阵列；以及连接在上述存储单元阵列上，从上述存储单元阵列的任意的页读出的一页大小的数据中至少能改写其一部分数据，写入上述存储单元阵列的另一页中的控制电路。根据本专利技术的第二方面，提供这样一种半导体存储装置，该半导体存储装置由以下部分构成由多条字线、多条位线及连接在这些字线和位线上的多个存储单元构成，按照由共同连接在一条字线上的多个存储单元构成的页单位，进行数据的写入及读出的存储单元阵列；连接在上述多条字线上、在上述多条字线中选择任意的字线、选择上述存储单元阵列的任意的页的行译码电路；以及连接在上述多条位线上、来自上述存储单元阵列的数据读出时，读出从上述存储单元阵列被读出的一页大小的数据，锁存该读出的数据，对上述存储单元阵列进行数据写入时，将锁存的一页大小的数据供给上述存储单元阵列，进行锁存的一页大小的数据中任意的数据的改写的读出/锁存电路。根据本专利技术的第三方面，提供这样一种半导体存储装置的工作方法从作为具有分别包括多个存储单元的多个存储区域的非易失性半导体存储装置的存储区域的多个存储单元并行地读出数据，将上述读出的数据锁存在多个锁存电路中，改写锁存在该多个锁存电路中的数据的至少一部分，将上述至少一部分被改写的数据写入与读出了上述数据的存储区域不同的存储区域的多个存储单元中。附图说明图1是现有的NAND快速存储器的存储单元阵列的框图。图2是表示图1中的NAND快速存储器的存储空间的图。图3是本专利技术的一实施例的NAND快速存储器的框图。图4是表示图3中的存储单元阵列的一个块部分的详细结构的电路图。图5是表示与图3中的存储单元阵列的一个NAND单元相关的部分的读出/锁存电路的详细结构的电路图。图6是示意地表示图3中的读出/锁存电路内设置的多个锁存电路和多条位线的对应关系的电路图。图7是图3中的NAND快速存储器的页复制工作时的流程图。图8是图3中的NAND快速存储器的页复制工作时的主要部分的信号波形图。图9是示意地表示图3中的NAND快速存储器的页复制工作时将改写用数据供给锁存电路组的状态的框图。图10是表示图3中的NAND快速存储器的页复制工作时锁存电路组内的一部分数据的变化状态的图。图11是表示图3中的NAND快速存储器的页复制工作前后的一页大小的数据的位置关系的框图。具体实施例方式以下，参照附图详细说明本专利技术的实施例。图3是表示本专利技术的一实施例的NAND快速存储器的总体结构框图。在存储单元阵列11内分别设有多条字线、选择栅线及位线。多个存储单元连接在多条字线和位线上。将在后面说明这些存储单元被分割成多个块。读出/锁存电路12、以及选择驱动上述多条字线及选择栅线的行译码电路13连接在存储单元阵列11上。上述读出/锁存电路12有多个锁存电路，来自存储单元阵列11的数据读出时，读出通过上述位线读出的数据，暂时锁存读出的数据，通过上述位线供给存储单元阵列11。对存储单元阵列11写入数据时，暂时锁存写入数据，通过上述位线供给存储单元阵列11。输入输出缓冲器(I/O缓冲器)14及列译码电路15连接在上述读出/锁存电路12上。数据读出时，锁存在上述读出/锁存电路12中的读出数据中根据列译码电路15的译码输出选择的数据通过输入输出缓冲器14被读出到存储器的外部，数据写入时，通过输入输出缓冲器从存储器的外部供给的写入数据被输送并锁存在根据列译码电路15的译码输出选择的上述读出/锁存电路12内的锁存电路中。数据读出时及写入时，上述行译码电路13选择驱动上述存储单元阵列11内的字线及选择栅线，并行地选择存储单元阵列11内的一页大小的存储单元。地址锁存器16连接在输入输出缓冲器14上，锁存通过输入输出缓冲器14输入的行地址及列地址。被锁存的行地址被供给行译码电路13，列地址被供给列译码电路15。命令锁存器17连接在输入输出缓冲器14上，锁存通过输入输出缓冲器14输入的命令输入。命令译码器18连接在命令锁存器17上。命令译码器18对命令译码后输出各种控制信号。然后，根据从命令译码器18输出的控制信号，控制上述读出/锁存电路12、行译码电路13、输入输出缓冲器14、列译码电路15、地址锁存器16等的工作。另外，在快速存储器中除了上述电路以外，还设有数据写入时及擦除时发生供给行译码电路13或存储单元阵列11用的高电压或中间电压的高电压/中间电压发生电路等，但图中省略了这些电路。图4将图3中的存储单元阵列11的一个块的详细电路结构与读出/锁存电路12一起示出。在存储单元阵列11的一个块内设有多个NAND单元21。在上述各NAND单元21中分别设有由具有控制栅和本文档来自技高网...

【技术保护点】
一种非易失性半导体存储装置，包括：　　　　包含两页的存储单元阵列；以及　　　　设置成读出存储在上述存储单元阵列的一页中的数据且改写上述读出的数据的一部分并将上述改写的数据写入上述存储单元阵列的另一页中的控制电路；　　　　其中，上述一页中的数据的一部分不同于上述存储单元阵列的另一页中的数据的相应部分。

【技术特征摘要】
JP 2001-7-17 216980/20011.一种非易失性半导体存储装置，包括包含两页的存储单元阵列；以及设置成读出存储在上述存储单元阵列的一页中的数据且改写上述读出的数据的一部分并将上述改写的数据写入上述存储单元阵列的另一页中的控制电路；其中，上述一页中的数据的一部分不同于上述存储单元阵列的另一页中的数据的相应部分。2.根据权利要求1所述的非易失性半导体存储装置，其特征在于上述存储单元阵列包含多个存储块，每个上述多个存储块包含多个页。3.根据权利要求2所述的非易失性半导体存储装置，其特征在于上述存储单元阵列的一页和上述存储单元阵列的另一页包含在不同的存储块中。4.根据权利要求1所述的非易失性半导体存储装置，其特征在于上述控制电路包含读出并锁存存储在上述存储单元阵列的一页中的数据的读出/锁存电路。5.根据权利要求4所述的非易失性半导体存储装置，其特征在于上述读出/锁存电路包含多个锁存电路。6.根据权利要求5所述的非易失性半导体存储装置，其特征在于对上述多个锁存电路根据其地址进行指定，且由上述被指定的锁存电路执行数据的写入。7.根据权利要求6所述的非易失性半导体存储装置，其特征在于上述控制电路包含对上述多个锁存电路根据上述地址进行指定的锁存指定电路。8.根据权利要求7所述的非易失性半导体存储装置，其特征在于上述锁存指定电路是列译码电路。9.根据权利要求1所述的非易失性半导体存储装置，其特征在于上述控制电路包含指定上述存储单元阵列中的页的页指定电路。10.根据权利要求8所述的非易失性半导体存储装置，其特征在于上述页指定电路是行译码电路。11.根据权利要求4所述的非易失性半导体存储装置，其特征在于上述控制电路包含数据I/O电路，该数据I/O电路连接在上述读出/锁存电路上，输出被该读出/锁存电路锁存的数据，并将被供给的写入数据提供给该读出/锁存电路。12.根据权利要求1所述的非易失性半导体存储装置，其特征在于上述存储单元阵列包括多个非易失性晶体管，上述多个非易失性晶体管串联连接来构成NAND单元。13.一种访问非易失性半导体存储装置的方法，该非易失性半导体存储装置包含具有第一和第二页的非易失性存储单元阵列，还包含与上述存储单元阵列连接的锁存电路，该访问非易失性半导体存储装置的方法包括以下步骤提供第一命令和第一页的第一地址，使得存储在上述第一页中的数据被转移到上述锁存电路；向上述非易失性半导体存储装置提供触发读出启动信号，同时从上述锁存电路读出上述被转移的数据；向非易失性半导体存储装置提供取代数据，以改变上述锁存电路中的上述被转移的数据的一部分，同时允许上述锁存电路中的上述被转移的数据的其他部分保持不变；以及提供第二命令，以启动根据上述锁存电路中的上述取代数据和上述被转移的数据的其他部分对上述第二页的编程。14.根据权利要求13所述的访问非易失性半导体存储装置的方法，其特征在于还包括以下步骤在提供取代数据之前，提供第三命令和上述第二页的第二地址，其中，上述第三命令与上述第一和第二命令不同。15.根据权利要求14所述的访问非易失性半导体存储装置的方法，其特征在于上述提供上述第一地址的步骤包含在提供第一行地址之前提供第一列地址。16.根据权利要求13～15中任一项所述的访问非易失性半导体存储装置的方法，其特征在于上述第一命令、第一地址、取代数据以及第二命令经由相同的I/O缓冲器提供。17.根据权利要求16所述的访问非易失性半导体存储装置的方法，其特征在于上述第一命令是“00h”。18.根据权利要求17所述的访问非易失性半导体存储装置的方法，其特征在于上述取代数据是以8位为单位提供的。19.根据权利要求13所述的访问非易失性半导体存储装置的方法，其特征在于上述非易失性存储单元阵列包括多个存储单元，上述多个存储单元串联连接来构成NAND单元。20.一种访问非易失性半导体存储装置的方法，该非易失性半导体存储装置包含具有第一和第二页的非易失性存储单元阵列，还包含与上述存储单元阵列连接的锁存电路，该访问非易失性半导体存储装置的方法包括以下步骤提供第一命令、上述第一页的第一地址以及第二命令，使得存储在上述第一页中的第一和第二大块的数据被转移到锁存电路；在提供上述第二命令之后，提供触发读出启动信号到上述非易失性半导体存储装置；在提供上述触发读出启动信号之后，向上述非易失性半导体存储装置提供第三命令、上述第二页的第二地址以及取代数据，以用上述取代数据取代上述锁存电路中的上述第一大块的数据，同时允许上述锁存电路中的上述第二大块的数据保持不变；以及在提供上述取代数据之后，提供第四命令，以启动根据上述锁存电路中的上述取代数据和上述第二大块的数据对上述第二页的编程。21.根据权利要求20所述的访问非易失性半导体存储装置的方法，其特征在于上述提供上述第一地址的步骤包含在提供第一行地址之前提供第一列地址。22.根据权利要求21所述的访问非易失性半导体存储装置的方法，其特征在于上述第一命令、第一地址、第二命令、第三命令、第二地址、取代数据以及第四命令经由相...

【专利技术属性】
技术研发人员：河合鉱一，今宫贤一，中村宽，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]