用于生成数据比特求反标志的电路制造技术

一种用于生成数据比特求反标志（ＤＢＩ）的电路，具有第一求和电流生成部件（３２），用于生成第一求和电流（ＩＡｔｏｔ），其幅度与数据组（ＤＢ）的两个邻近数据字（ＤＷ↓［ｉ］；ＤＷ↓［ｉ－１］）中不同数据比特的数目成比例；第二求和电流生成部件（３３），用于生成第二求和电流（Ｉ↓［Ｂｔｏｔ］），其幅度与所述两个邻近数据字（ＤＷ↓［ｉ］；ＤＷ↓［ｉ－１］）中相同数据比特的数目成比例；还具有电流比较器（４１），用于把所生成的两个求和电流（Ｉ↓［Ａｔｏｔ］，Ｉ↓［Ｂｔｏｔ］）彼此相比较，并且在第一求和电流（Ｉ↓［Ａｔｏｔ］）大于第二求和电流（Ｉ↓［Ｂｔｏｔ］）的情况下，生成数据比特求反标志（ＤＢＩ）。

【技术实现步骤摘要】

本专利技术涉及一种用于为了数据求反的目的为从存储器芯片中所读取的数据组生成数据比特求反标志的电路，所述存储器芯片特别是DDR-SDRAM(双数据速率同步动态随机访问存储器)。附图说明图1示出了根据现有技术的计算机系统，其中存储器芯片和控制器芯片经由公用数据总线来交换数据。计算机处理器或控制器日益提高的速度对于存储器访问操作或快速存储器芯片也要求相应高的速度。借助于时钟信号CLK来对存储器芯片和处理器时钟同步。好几代RAM存储装置已经被开发出来，其访问速率不断上升。在这期间，从存储单元阵列所读取或写入的新数据在所关注的存储器芯片的数据输入/输出上可用的时间间隔也不断缩短。以同步动态RAM(SDRAM)为基础，开发出了所谓的DDR-SDRAM，具有双数据速率。这种DDR-SDRAM以常规SDRAM两倍的速度递送数据。然而DDR-SDRAM并不使时钟速率加倍，而是在一个时钟周期内执行两个动作。尽管常规的SDRAM始终只与总线时钟的上升时钟边沿同步，但是DDR-SDRAM对于数据和命令传输使用上升时钟边沿和下降时钟边沿。对应于双时钟频率的DDR-SDRAM的数据传输速率对于范围在800MHz到1GHz的时钟频率几乎是2GHz。在对存储器芯片的读取访问期间，把数据作为数据组(burst)读取，每个数据组包括多个数据字，每个数据字包括预定数目n个数据比特。在一个数据字内数据比特的数目对应于数据总线的总线宽度N。例如在一个数据组中，读取4个数据比特(m＝4)，每个数据比特包括8个比特(n＝8)。图2示出了从基于现有技术的SDRAM读取数据组。增加操作频率意味着增加了电感和电容耦合，从而出现数据损坏。随着操作频率增加，变得更难于把数据从存储器芯片发送到控制器。这一情境下的局限性在于数据总线的数据线上的噪声。所述噪声限制了数据的有效期并且减小了“数据眼大小(data eye size)”。在数据线上出现翻转操作或数据转变越多，数据损坏增加越多，即比特差错率(bit error rate BER)上升。图3示出了在基于现有技术的常规数据处理系统中在读取访问操作期间数据组从存储器芯片到控制器的传输。在图3所示出的例子中，发送包含8个数据字的数据组，每个数据字包括8比特。当存储器芯片经由控制总线从控制器接收读取指令RD时，所述存储器芯片在确定的等待时间之后经由所述数据总线向所述控制器发送数据组。在所示出的例子中，存储器芯片发送下列数据字序列，即FF、00、00、EF、FF、00、02、FF。图3表明在这一环境下所出现的比特的数目，所述比特当从一个数据字移到下一个数据字时改变它们的值。当从第一数据字(FF)移到第二数据字(00)时，所述数据字中的所有比特都改变它们的逻辑值。在下一转变的情况下，没有一个比特改变其逻辑值。当从数据字00移到数据字EF时，七个比特改变它们的逻辑值。为了限制由翻转所引起的噪声，GDDR4(Graphics Data DoubleRate图形数据双速率)标准引入所谓的数据比特求反(data bitinversion DBI)。在这种情况下，在发送数据之前，在存储器芯片中内部使用解码器以便检查在一个数据字中有多少数据比特已经相对于在前一数据字中事先直接发送的数据比特发生了变化。如果已经改变的数据比特的数目超过该数据字中数据比特的一半，那么依照求反的形式在数据总线上把随后数据字中的所有数据比特发送到控制器。通过附带传输DBI标志来向控制器表明在该数据字中数据比特的求反。图4示出了根据现有技术以及在图3所示出的例子的这种数据比特求反。因为在前两个数据字(FF，00)之间大半(即，八个)数据比特改变了数据状态，所以依照求反的形式把第二数据字作为FF发送。同样，因为在所求反的数据字FF和下一数据字00之间大半数据比特改变了它们的状态，所以仍然依照求反的形式来把第三数据字作为FF发送到控制器。因为在第三所求反发送的数据字和要发送的下一数据字EF之间只有一个数据比特转变被求反由此小于在数据字内数据比特的半数，所以依照未求反形式等把第四数据字EF发送到控制器。从图4可以看出，数据比特转变或翻转比特的数目与在没有数据比特求反情况下的数据传输(如图3所示)相比小了很多。图4还示出了并行发送的数据比特求反标志DBI，所述数据比特求反标志DBI向处理器表明所接收的数据字是否已经被求反。图5示出了基于现有技术的、在已经从存储器芯片读取的数据组中进行数据比特求反的电路单元。已经从存储单元阵列读取的整个数据组首先被缓冲存储在组缓冲存储器中。举例来说，组缓冲存储器用来缓冲存储m＝4个数据字，每个数据字包含n＝8个数据比特。对于在组缓冲存储器内的每个数据字DW，提供了相关联的解码器，例如m＝4个解码器。每个解码器把数据字中的数据比特与在前一数据字中的那些数据比特相比较。图6a示出了常规解码器的电路设计，用在如图5所示出的、基于现有技术的数据比特求反部件。当接收使能信号(ENABLE信号EN)时，把从组缓冲存储器读取的数据字加载到寄存器中。同时，同样把数据组中的前一数据字(DWi-1)作为参考数据字加载到寄存器中。图6b示出了基于现有技术的、用于DBI判定电路的常规电路配置。异或逻辑电路逐比特比较两个寄存器的数据内容。计数装置计数不同数据比特的数目。比较器把两个数据字中的不同数据比特的数目与一个数据字内数据比特的半数相比较。如果例如一个数据字内的数据比特的数目是8比特，那么比较器把不同数据比特的上舍入数目与值4相比较。如果不同数据比特的数目大于该数据字内的数据比特数目n的一半，那么由比较器来置位数据比特求反标志(DBI)。DBI标志在内部控制在解码器中的多路复用器。由多路复用器依照求反形式或依照未求反形式把在第一寄存器中所缓冲存储的数据字DWi翻转。当比较器置位DBI标志时，随后逐比特求反数据比特。一旦比较器完成比较，那么它向级联内的下一解码器转发就绪指示符控制信号(就绪)。从图5可以看出，把由解码器所输出的数据字DW应用于并行/串行转换器，所述并行/串行转换器由来自所述级联内的上一个解码器的就绪控制信号激活。并行/串行转换器把所接收的数据字和相关联的数据比特求反标志转换为串行数据流。数据总线用来向控制器输出包括m个数据字以及m个数据比特求反标志的数据组，所述每个数据字的比特长均为n。从图5可以看出，基于现有技术的数据比特求反部件中的解码器依照串行方式操作。解码器彼此接上形成级联，即所述级联内的解码器I始终要求在所述级联内前一解码器i-1的输出值作为参考数据字以便能够进行必要的比较。并行/串行转换器P/S不能开始把可用的并行形式数据字转换为串行的序列，直到在级联内的最后一个解码器DECm完成比较并且借助于使能信号来激活之后为止。因而对于级联内的解码器i来说，等待时间是必要的解码时间的m倍Twait＝m TDEC。如果用于该级联内解码器DECi的解码时间例如是1ns，并且如果数据组包括m＝4个数据字，那么等待时间是4ns。所增加的等待时间导致对存储器芯片内数据的存储器访问时间产生不想要的延迟。这对系统性能总体来说具有消极影响。在DBI评定期间的串行处理导致并行数据传输具有较长的时间延迟，这是因为有必要等到解码数据组内最后本文档来自技高网...

【技术保护点】
一种用于生成数据比特求反标志（ＤＢＩ）的电路，具有：（ａ）第一求和电流生成部件（３２），用于生成第一求和电流（Ｉ↓［Ａｔｏｔ］），其幅度与数据组（ＤＢ）的两个邻近数据字（ＤＷ↓［ｉ］；ＤＷ↓［ｉ－１］）中不同数据比特的数目成比例；　 　（ｂ）第二求和电流生成部件（３３），用于生成第二求和电流（Ｉ↓［Ｂｔｏｔ］），其幅度与两个邻近数据字（ＤＷ↓［ｉ］；ＤＷ↓［ｉ－１］）中相同数据比特的数目成比例；（ｃ）还具有电流比较器（４１），用于把所生成的两个求和电流（Ｉ↓ ［Ａｔｏｔ］，Ｉ↓［Ｂｔｏｔ］）彼此相比较，并且在所述第一求和电流（Ｉ↓［Ａｔｏｔ］）大于所述第二求和电流（Ｉ↓［Ｂｔｏｔ］）的情况下，生成数据比特求反标志（ＤＢＩ）。

【技术特征摘要】
DE 2005-3-22 102005013322.31.一种用于生成数据比特求反标志(DBI)的电路，具有(a)第一求和电流生成部件(32)，用于生成第一求和电流(IAtot)，其幅度与数据组(DB)的两个邻近数据字(DWi∶DWi-1)中不同数据比特的数目成比例；(b)第二求和电流生成部件(33)，用于生成第二求和电流(IBtot)，其幅度与两个邻近数据字(DWi；DWi-1)中相同数据比特的数目成比例；(c)还具有电流比较器(41)，用于把所生成的两个求和电流(IAtot，IBtot)彼此相比较，并且在所述第一求和电流(IAtot)大于所述第二求和电流(IBtot)的情况下，生成数据比特求反标志(DBI)。2.如权利要求1所述的电路，其特征在于两个求和电流生成部件(32，33)均包括并联连接的晶体管，所述晶体管根据数据比特来翻转。3.如权利要求1所述的电路，其特征在于两个邻近数据字(DWi；DWi-1)均具有逻辑值固定的、添加的补充数据比特，使数据字(DW)内数据比特的数目(n)始终是奇数的。4.如权利要求1所述的电路，其特征在于所述电流比较器(41)由差分放大器形成。5.如权利要求4所述的电路，其特征在于所述电流比较器(41)由数据时钟信号来时钟同步。6.如权利要求1所述的电路，其特征在于所述电流比较器(41)包含两个求反级(41a，41b)，所述两个求反级(41a，41b)均具有两个互补晶体管。7.如权利要求6所述的电路，其特征在于第一求反级(41a)中的两个互补晶体管在节点(K1)彼此连接。8.如权利要求6所述的电路，其特征在于第二求反级(41b)中的两个互补晶体管在第二节点(K2)彼此连接。9.如权利要求5所述的电路，其特征在于用于生成数据比特求反标志(DBI)的电路可以通过由数据时钟信号所形成的开始控制信号来激活。10.如权利要求1所述的电路，其特征在于所述电流比较器(41)在第三节点(K3)连接到第一电流生成部件(32)并且在第四节点(K4)连接到第二电流生成部件(33)。11.如权利要求10所述的电路，其特征...

【专利技术属性】
技术研发人员：T海因，
申请(专利权)人：英飞凌科技股份公司，
类型：发明
国别省市：DE[德国]