同步型存储装置及其控制方法制造方法及图纸

于ＤＤＲ模式中，在从初期潜时（Ｌ＝３）减去１后的时间点（Ｌ－１）计数信号ＢＲＤＹＢ反转至低电平。藉此，相对于信号Ｓ（Ｎ１）／Ｓ（Ｎ１Ｂ）为逆相且延迟后的信号Ｓ（Ｎ１ＢＤ）／Ｓ（Ｎ１Ｄ）被输出，于两者的高电平期间内内部时钟脉冲ＣＫＩ成为高电平。此乃与外部时钟脉冲ＣＬＫ的两波缘同步而进行，且开始两倍频率的输出。在初期潜时的计数期间的初期潜时的计数完了直前的外部时钟脉冲循环中内部时钟脉冲ＣＫＩ切换为２倍频率。此外，有效旗标ＲＤＹ于２倍频率的第２循环迁移至高电平。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
0001本专利技术是关于可将单倍数据速率(Single Data Rate, SDR)模式与双 倍数据速率(Double Data Rate, DDR)模式切换使用的同步型存储装置 及其控制方法，此外是关于双倍数据速率的同步型存储装置及其控制 方法。
技术介绍
0002于专利文献1所揭示的同步型半导体存储装置揭示有作为控制脉 冲产生电路的如第9图所示的电路。该电路是构成为具有内部时钟脉 冲产生副电路150、分频器152、选择部153等。0003内部时钟脉冲产生副电路150接收外部系统时钟脉冲CLK而产生 带有与外部系统时钟脉冲CLK相同频率的DDR模式用内部时钟脉冲 PCLK_DDR。分频器152接收DDR模式用内部时钟脉冲PCLK_DDR, 并将其进行分频而产生带有DDR模式用内鹏钟脉冲PCLK一DDR韵 一半频率的SDR模式用内部时钟脉冲PCLK一SDR。0004选择部153是回答模式控制信号/DDR而选择DDR模式用内部时 钟脉冲PCLK—DDR及SDR模式用内部时钟脉冲PCLK一SDR的其中任一者，以作为内部时钟脉冲而进行输出。0005当以DDR模式进行动作时，模式控制信号本文档来自技高网...

【技术保护点】
一种同步型存储装置，其可在与外部时钟脉冲的其中任一方波缘同步而进行存取动作的第１动作模式和与外部时钟脉冲的两波缘同步而进行存取动作的第２动作模式间进行切换，并且具有：　　　　（Ｌ－ｎ）检测部，在计数从启动起的初期潜时（Ｌ）之间，计数前述外部时钟脉冲而检测从前述初期潜时（Ｌ）减去ｎ（ｎ为１以上且以０．５为单位的数值）的（Ｌ－ｎ）时钟脉冲数；以及　　　　内部时钟脉冲生成部，在设定为前述第２动作模式时，因应从前述（Ｌ－ｎ）检测部送出的检测信号，将内部时钟脉冲自与前述外部时钟脉冲的其中任一方波缘同步的第１时钟脉冲切换为与前述外部时钟脉冲的两波缘同步的第２时钟脉冲。

【技术特征摘要】
【国外来华专利技术】1.一种同步型存储装置，其可在与外部时钟脉冲的其中任一方波缘同步而进行存取动作的第1动作模式和与外部时钟脉冲的两波缘同步而进行存取动作的第2动作模式间进行切换，并且具有(L-n)检测部，在计数从启动起的初期潜时(L)之间，计数前述外部时钟脉冲而检测从前述初期潜时(L)减去n(n为1以上且以0.5为单位的数值)的(L-n)时钟脉冲数；以及内部时钟脉冲生成部，在设定为前述第2动作模式时，因应从前述(L-n)检测部送出的检测信号，将内部时钟脉冲自与前述外部时钟脉冲的其中任一方波缘同步的第1时钟脉冲切换为与前述外部时钟脉冲的两波缘同步的第2时钟脉冲。2. 如权利要求1所述的同步型存储装置，其中具有 有效旗标输出部，可将用以报知于前述第2动作模式中所输出的数据为有效的数据的有效旗标因应于切换后的前述第2时钟脉冲的第 2循环而进行输出。3. 如权利要求2所述的同步型存储装置，其中，前述有效旗标输 出部具有于前述第2动作模式中以从前述(L-ti滩辦部而得的检測结果作为 输入信号且以从前述内部时钟脉冲生成部所输出的前述第2时钟脉冲 作为触发信号的正反器电路。4. 如权利要求1所述的同步型存储装置，其中，前述内部时钟脉 冲生成部具有第1时钟脉冲生成部，因应于与前述外部时钟脉冲的一方波缘同 步的信号和为该信号的逆相且延迟后的信号而输出脉冲信号；以及第2时钟脉冲生成部，因应于与前述外部时钟脉冲的另外一方波 缘同步的信号和为该信号的逆相且延迟后的信号而输出脉冲信号；并 且 因应从前述第1时钟脉冲生成部所输出的脉冲信号而生成前述第 1时钟脉冲，因应从前述第1及第2时钟脉冲生成部所输出的脉冲信号 而生成前述第2时钟脉冲。5. 如权利要求4所述的同步型存储装置，其中，前述第1及第2时钟脉冲生成部具有电源供给部，用以对输出节点供给高位电源电压；以及 晶体管串列，为于前述输出节点和低位基准电位之间串联连接的2个NMOS晶体管；并且与前述外部时钟脉冲的一方波缘同步的信号和为该信号的逆相且延迟后的信号、以及与前述外部时钟脉冲的另外一方波缘同步的信号和为该信号的逆相且延迟后的信号连接至前述晶体管串列的各个NMOS晶体管的栅极端子。6. 如权利要求5所述的同步型存储装置，其中，前述电源供给部 是供给与前述外部时钟脉冲的高电平的电压电平不同的电压电平。7. 如权利要求5所述的同步型存储装置，其中，在前述第1及第2 时钟脉冲生成部之间，前述输出节点为共通的节点，且前述电源供给 部共用。8. 如权利要求5所述的同步型存储装置，其中具有 第1休止部，当在前述第l动作模式时，或/及从前述(L-n)检测部而输出的检测信号未被输出时，将前述第2时钟脉冲生成部予以休止。9. 如权利要求8所述的同步型存储装置，其中，前述第1休止部 将与前述外部时钟脉冲的一方波缘同步的信号和为该信号的逆相且延 迟后的信号之中的至少任一方予以屏蔽，且使构成前述第2时钟脉冲 生成部的前述晶体管串列的前述NMOS晶体管的至少一方成为非导通 状态。10.如权利要求5所述的同步型存储装置，其中具有: 信号屏蔽部，用以在前述第l动作模式时，或/及未从前述(L-n)检测部输出检测信号时，将为与前述外部时钟脉冲的一方波缘同步的信 号的逆相且延迟后的信号予以屏蔽，且将构成前述第1时钟脉冲生成部的前述晶体管串列的NMOS晶体管维持于导通状态。11. 如权利要求l所述的同步型存储装置，其中，前述内部时钟脉冲生成部具有第3时钟脉冲生成部，因应与前述外部时钟脉冲的一方波缘同步 的信号和为该信号的逆相且延迟后的信号而输出脉冲信号；半周期报知部，将从前述外部时钟脉冲的一方波缘而来的半周期 的时序予以报知且输出半周期信号；以及第4时钟脉冲生成部，因应前述半周期信号和为前述半周期信号 的逆相且延迟后的信号而输出脉冲信号；并且因应从前述第3时钟脉冲生成部所输出的脉冲信号而生成前述第 1时钟脉冲，因应从前述第3及第4时钟脉冲生成部所输出的脉冲信号 而生成前述第2时钟脉冲。12. 如权利要求11所述的同步型存储装置，其中，前述第3及第 4时钟脉冲生成部具有电源供给部，用以对前述输出节点供给高位电源电压；以及 晶体管皁^为于前述i^出节点和低位基准电位之间串联连接的2个NMOS晶体管；并且与前述外部时钟脉冲的一方波缘同步的信号和为该信号的逆相且 延迟后的信号、以及前述半周期信号和为前述半周期信号的逆相且延 迟后的信号连接至前述晶体管串列的各个NMOS晶体管的栅极端子。13. 如权利要求12所述的同步型存储装置，其中，前述电源供给 部是供给与前述外部时钟脉冲的高电平的电压电平不同的电压电平。14. 如权利要求12所述的同步型存储装置，其中，在前述第3及 第4时钟脉冲生成部之间，前述输出节点为共通的节点，且前述电源供给部共用。15. 如权利要求12所述的同步型存储装置，其中具有第2休止部，当在前述第l动作模式时，或/及从前述(L-n)检测部 未输出检测信号时，将前述第4时钟脉冲生成部予以休止。16. 如权利要求15所述的同步型存储装置，其中，前述第2休止 部使前述半周期报知部休止，或/及将前述半周期信号和为前述半周期 信号的逆相且延迟后的信号之中的至少任一方予以屏蔽，且使构成前 述第4时钟脉冲生成部的前述晶体管串列的前述NMOS晶体管的至少 一方成为非导通状态。17. 如权利要求12所述的同步型存储装置，其中具有 信号屏蔽部，用以在前述第l动作模式时，或/及从前述(L-n)检测部未输出检测信号时，将为与前述外部时钟脉冲的一方波缘同步的信 号的逆相且延迟后的信号予以屏蔽，且将构成前述第3时钟脉冲生成 部的前述晶体管串列的NMOS晶体管维持于导通状态。18. 如权利要求ll所述的同步型存储装置，其中具有第5时钟脉冲生成部，因应与前述外部时钟脉冲的另外一方波缘 同步的信号和为该信号的逆相且延迟后的信号而输出脉冲信号；并且选择从前述第4或第5时钟脉冲生成部的其中任一方所输...

【专利技术属性】
技术研发人员：新林幸司，
申请(专利权)人：斯班逊有限公司，斯班逊日本有限公司，
类型：发明
国别省市：US[美国]