具有一致编程速度的非易失性存储设备制造技术

本发明专利技术提供一种具有一单元串结构的闪存设备。根据本发明专利技术，将连接至一第一字线的第一组存储器单元及连接至一最后字线的第二组存储器单元的大小形成为大于分别连接至除该第一及该最后字线之外的剩余字线的第三组存储器单元的大小。因此，可改善该第一及该第二组存储器单元的编程速度。

【技术实现步骤摘要】

本专利技术涉及闪存设备，并且更具体地，涉及具有一致编程速度的与非(NAND)型闪存设备。
技术介绍
闪存是一种非易失性存储器，其可在断电时维护数据且可被电编程及擦除。其并不需要以预定循环重写数据的刷新功能。在此情况下，术语″编程″指将数据写入存储器单元中的操作，而术语″擦除″指将数据从存储器中擦除的操作。此闪存设备可根据单元的结构及操作条件而被主要分为或非(NOR)型及与非(NAND)型。在NOR型闪存中，每一存储器单元晶体管的源极连接至一接地端(VSS)，且在一预定地址可执行编程及擦除。NOR型闪存经常用于需要高速操作的领域。另一方面，在NAND型闪存中，将多个存储器单元晶体管串联连接以形成一串，且将一串连接至源极及漏极。NAND型闪存通常用于诸如高集成数据保存能力(high-integration data retention)的领域。图1为示出一公共NAND型闪存设备的单位单元串的结构的布置图。参看图1，该NAND型闪存设备的一单位单元串包括一连接至一公共源极线(未示出)的源极选择晶体管SST、一连接至一位线(未示出)的漏极选择晶体管DST及串联连接于源极选择晶体管SST与漏极选择晶体管DST之间的存储器单元MCO至MC31。此外，漏极选择晶体管DST的栅极连接至一漏极选择线DSL，源极选择晶体管SST的栅极连接至一源极选择线SSL，且存储器单元MCC1至MC31的栅极是分别连接至字线WL0至WL31。在此情况下，考虑到装置及密度，串联连接于源极选择晶体管SST与漏极选择晶体管DST之间的存储器单元MC的数目为16、32或64。在如图1中所示的该单位单元串结构中，连接至第一及最后字线WL0及WL31的存储器单元MC0及MC30的编程速度慢于剩余存储器单元MC1至MC30的编程速度。此是因为第一字线WL0与源极选择线SSL相邻且最后字线WL31与漏极选择线DSL相邻。更确切地，在一编程操作中，将一编程禁止电压(Vpass)施加至未被选择的字线，而将接地电压(VSS)施加至源极选择线SSL且将电源电压(VCC)施加至漏极选择线DSL。若如此，则存储器单元MC0及MC31受到由源极选择晶体管SST及漏极选择晶体管DST的电压产生的干扰，从而使得存储器单元MC0及MC31的编程速度变得慢于剩余存储器单元MC1至MC30的编程速度。图2为一示出依赖于图1中每一字线的临界电压的图。一低临界电压对应于一慢编程速度。从图2可看出，连接至最接近漏极选择线DSL的最后字线WL31的存储器单元MC31的临界电压(Vt)最低，且连接至最接近源极选择线SSL的第一字线WL0的存储器单元MC0的临界电压(Vt)次低。如上所述，若特定存储器单元(例如，邻近于DST及SST的MC0及MC31)的临界电压低于剩余存储器单元MC1至MC30的临界电压，则NAND型闪存设备的编程速度变得不均匀且就一芯片而言临界电压的分布变宽。此导致NAND型闪存设备性能降级。
技术实现思路
本专利技术的一优点在于一NAND型闪存设备，其中可以改善第一组存储器单元和第二组存储器单元的编程速度，所述第一组存储器单元连接至最接近于分别连接至字线的存储器单元的源极选择线的字线，而所述第二组存储器单元连接至最接近于分别连接至字线的存储器单元的漏极选择线的字线。本专利技术的另一优点在于一NAND型闪存设备，其中可以改善连接至最接近于分别连接至字线的存储器单元的漏极选择线的最后字线的存储器单元的编程速度。根据本专利技术的一个实施例，提供一种非易失性存储设备，其包括其每一个都连接至多条位线的第一选择晶体管、连接至一公共源极线的第二选择晶体管及多个分别串联连接于第一选择晶体管与第二选择晶体管之间并分别连接至多条字线的存储器单元。在此情况下，连接至所述多条字线的第一字线的第一组存储器单元及连接至所述多条字线的最后字线的第二组存储器单元的大小大于分别连接至除第一及最后字线之外的剩余字线的第三组存储器单元的大小。根据本专利技术的另一实施例，提供一种NAND型闪存设备，其包括其每一个都连接至多条位线的第一选择晶体管、连接至一公共源极线的第二选择晶体管及多个分别串联连接于第一选择晶体管与第二选择晶体管之间并分别连接至多条字线的存储器单元。在此情况下，连接至所述多条字线的最后字线的第一组存储器单元的大小大于分别连接至除最后字线之外的剩余字线的第二组存储器单元的大小。一种非易失性存储设备包括一耦接至一位线的第一选择晶体管、一耦接至一公共源极线的第二选择晶体管及多个串联并以一阵列形式(in an array)耦接于第一选择晶体管与第二选择晶体管之间的存储器单元，每一存储器单元耦接至一字线，所述存储器单元定义一提供于该阵列的一端且具有一第一存储器单元大小的第一存储器单元、一提供于该阵列的相对端且具有一第二存储器单元大小的最后存储器单元及提供于第一与最后存储器单元之间的剩余存储器单元，每一剩余存储器单元具有一第三存储器单元大小；其中第一及第二存储器单元大小都大于第三存储器单元大小。第一存储器单元的大小比第三存储器单元的大小大至少10％，且第二存储器单元的大小比第三存储器单元的大小大至少12％，从而增加了与第一及最后存储器单元相关联的临界电压以改善存储器单元的编程操作速度的一致性并降低编程临界分布。一NAND型闪存设备包括一耦接至一位线的第一选择晶体管、一耦接至一公共源极线的第二选择晶体管及以一阵列形式串联耦接于第一选择晶体管与第二选择晶体管之间的多个存储器单元，每一存储器单元耦接至一字线，其中第一组存储器单元与第二组存储器单元具有不同的单元大小。一非易失性存储设备包括一耦接至一位线的第一选择晶体管、一耦接至一公共源极线的第二选择晶体管及串联并以一阵列形式耦接于第一选择晶体管与第二选择晶体管之间的多个存储器单元，每一存储器单元耦接至一字线，所述存储器单元定义一提供于该阵列的一端并具有一第一存储器单元大小的第一存储器单元、一提供于该阵列的相对端并具有一第二存储器单元大小的第二存储器单元及提供于第一与第二存储器单元之间的剩余存储器单元，每一剩余存储器单元具有一第三存储器单元大小，其中第一及第二存储器单元大小都大于第三存储器单元大小。附图说明图1为一示出一公共NAND型闪存设备的一单位单元串的结构的布置图；图2为一示出依赖于图1中每一字线的临界电压的图；图3为一根据本专利技术的NAND型闪存设备的电路图；图4及5为示出图3中所示的单位单元串的结构的布置图；及图6及7为图3中所示的单位单元串的处理剖视图。具体实施例方式将参照附图来描述根据本专利技术的实施例。由于为了本领域普通技术人员能够理解本专利技术的目的而提供这些实施例，所以可以各种方式修改这些实施例，使得本专利技术的范围不受以下所述的实施例限制。图3为根据本专利技术的NAND型闪存设备的总单元串结构。参看图3，NAND型闪存设备包括N个单元串10-0至10-n，其中32个存储器单元形成一串。一存储器单元(例如，MC0)由一字线WL0来控制并形成一页，即，一组存储器单元。每一单元串10-0至10-n包括一连接至一公共源极线CSL的源极选择晶体管SST、分别连接至位线BL0至BLn的漏极选择晶体管DST及连接于源极选择晶体管SST与漏极选择晶体管DST之间的存储器单元M本文档来自技高网...

【技术保护点】
一种非易失性存储设备，其包含：一耦接至一位线的第一选择晶体管；一耦接至一公共源极线的第二选择晶体管；以及多个存储器单元，其串联并以阵列形式耦接于该第一选择晶体管与该第二选择晶体管之间，每一存储器单元耦接至一字线，所述多个存储器单元定义一提供于该阵列的一端上并具有一第一存储器单元大小的第一存储器单元、一提供于该阵列的一相对端并具有一第二存储器单元大小的最后存储器单元、以及提供于该第一与该最后存储器单元之间的剩余存储器单元，每一所述剩余存储器单元具有一第三存储器单元大小，其中该第一及该第二存储器单元大小皆大于该第三存储器单元大小。

【技术特征摘要】
KR 2005-5-3 37096/051.一种非易失性存储设备，其包含一耦接至一位线的第一选择晶体管；一耦接至一公共源极线的第二选择晶体管；以及多个存储器单元，其串联并以阵列形式耦接于该第一选择晶体管与该第二选择晶体管之间，每一存储器单元耦接至一字线，所述多个存储器单元定义一提供于该阵列的一端上并具有一第一存储器单元大小的第一存储器单元、一提供于该阵列的一相对端并具有一第二存储器单元大小的最后存储器单元、以及提供于该第一与该最后存储器单元之间的剩余存储器单元，每一所述剩余存储器单元具有一第三存储器单元大小，其中该第一及该第二存储器单元大小皆大于该第三存储器单元大小。2.如权利要求1所述的非易失性存储设备，其中该第一存储器单元大小比该第三存储器大小大至少10％，且该第二存储器大小比该第三存储器大小大至少12％。3.如权利要求1所述的非易失性存储设备，其中该第一存储器单元邻近于该第二选择晶体管，且该第二存储器单元邻近于该第一选择晶体管。4.如权利要求1所述的非易失性存储设备，其中该第一存储器单元邻近于该第一选择晶体管，且该第二存储器单元邻近于该第二选择晶体管。5.如权利要求1所述的非易失性存储设备，其中该多个存储器单元为一多电平单元。6.如权利要求1所述的非易失性存储设备，其中该第一存储器单元大小比该第三存储器单元大小大至少10％，且该第二存储器单元大小比该第三存储器单元大小大至少12％，从而增加与第一及最后存储器单元相关联的临界电压，以改善所述存储...

【专利技术属性】
技术研发人员：朴熙植，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[]