缓冲器控制电路及其控制方法、以及半导体存储器件技术

一种缓冲器控制电路、一种包括该缓冲器控制电路的用于存储模块的半导体存储器件以及该缓冲器控制电路的控制方法。该缓冲器控制电路包括第一控制信号发生器和第二控制信号发生器，所述第一控制信号发生器响应写等待时间信号和内部控制信号来生成内部缓冲器控制信号，所述第二控制信号发生器响应所述内部缓冲器控制信号和终止控制信号来生成缓冲器控制信号。因此，有可能减少由数据输入缓冲器引起的不必要的功率消耗。

【技术实现步骤摘要】

本专利技术总地涉及一种半导体存储器件，并更具体地，涉及一种半导体存储器件的缓冲器控制电路及其控制方法。
技术介绍
一般而言，半导体存储器件包括数据输入缓冲器，该数据输入缓冲器在写操作期间从外部器件接收数据并将外部输入数据输出到包括存储单元阵列的内部核心电路。当数据输入缓冲器被使能以执行接收外部输入数据的操作时，半导体存储器件的电流消耗突然上升。这是因为数据输入缓冲器通过具有相对高电阻值的外部传输线来接收外部输入数据。 为了减少由数据输入缓冲器的电流消耗，在除了数据输入缓冲器必须工作的时段之外的剩余时段期间，将数据输入缓冲器控制为被禁止是很重要的。为此，半导体存储器件包括缓冲器控制电路，以便通过生成控制信号来使能或禁止数据输入缓冲器。 以下将参考图1和2对相关技术中的缓冲器控制电路的构造和操作进行简短的描述。图1是相关技术中的半导体存储器件的缓冲器控制电路和数据I/O电路的框图。 数据输入缓冲器INB1至INBJ和数据I/O电路DATC1至DATCJ的数据输出缓冲器OUTB1至OUTBJ(J是整数)分别连接到I/O垫P1至PJ。例如，数据输入缓冲器INB1和数据输出缓冲器OUTB1可连接到I/O垫P1。数据输入缓冲器INB1至INBJ响应缓冲器控制信号ENDINDSB1来被使能或禁止。 优选地，当缓冲器控制信号ENDINDSB1被禁止时，数据输入缓冲器INB1至INBJ被使能。当数据输入缓冲器INB1至INBJ被使能时，它们通过I/O垫P1至PJ分别接收外部输入数据WDAT1至WDATJ，并分别输出内部输入数据INDAT1至INDATJ。数据输出缓冲器OUTB1至OUTBJ分别接收内部输出数据OUTDAT1至OUTDATJ，并将外部输出数据RDAT1至RDATJ分别输出到I/O垫P1至PJ。 同时，缓冲器控制电路10响应写等待时间(latency)信号WL1至WL3和内部控制信号CKEBCOM、RASIDLE、DOFFB1以及WTSTDB来生成缓冲器控制信号ENDINDSB1。更具体而言，缓冲器控制电路10在内部控制信号RASIDLE被禁止时禁止缓冲器控制信号ENDINDSB1，并在内部控制信号DOFFB1或内部控制信号RASIDLE被使能时使能缓冲器控制信号ENDINDSB1。 在包括缓冲器控制电路10的半导体存储器件的读操作期间，内部控制信号DOFFB1被使能，而数据输出缓冲器OUTB1至OUTBJ将外部输出数据RDAT1至RDATJ分别输出到I/O垫P1至PJ。结果，在控制信号RASIDLE被禁止的时段期间(即，在半导体存储器件的激活时段期间)，缓冲器控制电路10响应控制信号DOFFB1来使能缓冲器控制信号ENDINDSB1。然而，如果缓冲器控制电路10基于控制信号DOFFB1来生成缓冲器控制信号ENDINDSB1，电路设计者在设计缓冲器控制电路10时会遇到许多困难。 更详细而言，缓冲器控制电路10被设置成靠近数据输入缓冲器，以便快速地执行数据输入缓冲器的控制操作。然而，因为控制信号发生器必须接收控制电路块(未示出)的各种控制信号，所以生成控制信号DOFFB1的控制信号发生器(未示出)被设置成远离数据输入缓冲器。然而，随着半导体芯片由于半导体制造技术的发展而小型化，用于路由(routing)将控制信号DOFFB1从控制信号发生器传递到缓冲器控制电路10的信号线的设计工作变得更困难。 在缓冲器控制电路10基于控制信号DOFFB1来生成缓冲器控制信号ENDINDSB1的情形中，因为即使在数据输入缓冲器INB1至INBJ实际上不需要被驱动的时段期间，缓冲器控制电路10也工作，所以出现了问题。当包括缓冲器控制电路10的半导体存储器件应用于其中以与存储模块相同的方式在一个芯片上设置有多个半导体存储器件(即，存储列(memory rank))的半导体器件时，此问题可变得更为严重。 以下将参考图2描述当包括缓冲器控制电路10的半导体存储器件设置在存储模块中时缓冲器控制电路10的操作。假设存储模块包括第一至第U(U是整数)半导体存储器件(未示出)，它们中的每个都具有缓冲器控制电路10。还假设，在激活命令ACT被同时输入到第一至第U半导体存储器件且读命令READ1至READU被依次输入到第一至第U半导体存储器件之后，预充电命令PRECH同时输入到第一至第U半导体存储器件。 在图2中，芯片选择信号CSB1至CSBU是用于分别选择第一至第U半导体存储器件的信号，且内部控制信号DOFFB1至DOFFBU分别从第一至第U半导体存储器件生成。此外，缓冲器控制信号ENDINDSB1使能或禁止第一半导体存储器件的数据输入缓冲器INB1至INBJ。 如果激活命令ACT同时输入到第一至第U半导体存储器件，第一至第U半导体存储器件被分别激活。此后，如果读命令READ1至READU被分别依次输入到第一至第U半导体存储器件，第一至第U半导体存储器件依次进行读操作。这时，只当第一至第U半导体存储器件中的对应的那些将外部输出数据RDAT1至RDATJ输出到外界时，内部控制信号DOFFB1至DOFFBU分别被使能。应理解，为了简单，在图2中只示出了第一至第U半导体存储器件中的每个的外部输出数据RDAT1的时序图。 内部控制信号DOFFB1被使能，而第一半导体存储器件将外部输出数据RDAT1输出到外界。因而，第一半导体存储器件的缓冲器控制电路10在内部控制信号DOFFB1被使能的时段T1期间，使能缓冲器控制信号ENDINDSB1，且在时段T1之后再次禁止缓冲器控制信号ENDINDSB1。结果，第一半导体存储器件的数据输入缓冲器INB1至INBJ在时段T1期间被禁止，且在时段T1之后被再次使能。 第一半导体存储器件的数据输入缓冲器INB1至INBJ不必要在时段T2期间工作，在时段T2中，第二至第U半导体存储器件中的每个执行读操作。结果，存在一个问题第一半导体存储器件的数据输入缓冲器INB1至INBJ在时段T2期间不必要地消耗功率。 还存在一个问题其中第二至第U半导体存储器件中的每个的数据输入缓冲器INB1至INBJ在第二至第U半导体存储器件中的每个的读操作时段以外的时段期间不必要地消耗功率。当包括在存储模块中的半导体存储器件的数目增加时，此问题可能变得更为严重。
技术实现思路
本专利技术的一个实施例提供了一种缓冲器控制电路，其中可通过基于用于终止单元的控制信号生成缓冲器控制信号来减少由数据输入缓冲器所引起的不必要的功率消耗。 本专利技术的另一实施例提供了一种用于存储模块的半导体存储器件，其中可通过基于用于终止单元的控制信号生成缓冲器控制信号来减少由数据输入缓冲器所引起的不必要的功率消耗。 本专利技术的又另一实施例提供了一种缓冲器控制电路的控制方法，其中可通过基于用于终止单元的控制信号生成缓冲器控制信号来减少由数据输入缓冲器所引起的不必要的功率消耗。 根据本专利技术的一个方面，缓冲器控制电路包括第一控制信号发生器和第二控制信号发生器。第一控制信号发生器响应写等待时间信号和内部控制信号来生成内部缓冲器控制信号。第二控制信号发生器响应内部缓冲器控制信号和终止控制来生成缓冲器控制信号。在包括终止单元和缓冲器控制电路的半导体存储本文档来自技高网...

【技术保护点】
一种缓冲器控制电路，包括：第一控制信号发生器，其响应写等待时间信号和内部控制信号来生成内部缓冲器控制信号；以及第二控制信号发生器，其响应所述内部缓冲器控制信号和终止控制信号来生成缓冲器控制信号。

【技术特征摘要】
KR 2005-12-27 10-2005-0130515的精神和范围内的各种修改和等价设置。权利要求1.一种缓冲器控制电路，包括第一控制信号发生器，其响应写等待时间信号和内部控制信号来生成内部缓冲器控制信号；以及第二控制信号发生器，其响应所述内部缓冲器控制信号和终止控制信号来生成缓冲器控制信号。2.如权利要求1中所述的缓冲器控制电路，其中在包括终止单元和所述缓冲器控制电路的半导体存储器件的读操作期间，所述终止控制信号被使能一预定时间，所述预定时间通过输入到所述半导体存储器件的读命令、以及在所述半导体存储器件中设置的突发长度和列地址选通(CAS)等待时间来决定，以及所述终止单元响应所述终止控制信号被使能或禁止。3.如权利要求2中所述的缓冲器控制电路，其中所述写等待时间信号包括第一至第三写等待时间信号，以及所述第一至第三写等待时间信号中的每个根据在所述半导体存储器件中设置的写等待时间来被使能或禁止。4.如权利要求2中所述的缓冲器控制电路，其中所述内部控制信号包括第一至第三内部控制信号，当所述半导体存储器件的内部时钟信号被切换时，所述第一内部控制信号被禁止，当激活命令输入到所述半导体存储器件时，所述第二内部控制信号被禁止，且当预充电命令输入到所述半导体存储器件时，所述第二内部控制信号被使能，以及所述第三内部控制信号基于输入到所述半导体存储器件的写命令、以及在所述半导体存储器件中设置的写等待时间和突发长度来生成。5.如权利要求4中所述的缓冲器控制电路，其中所述第一控制信号发生器包括第一内部逻辑电路，其响应所述写等待时间信号来输出选择控制信号；第二内部逻辑电路，其响应所述第一和第二内部控制信号来输出控制逻辑信号；选择输出电路，其响应所述选择控制信号来选择所述控制逻辑信号和所述第三内部控制信号中的一个并将所选信号作为所述内部缓冲器控制信号输出。6.如权利要求5中所述的缓冲器控制电路，其中所述第一内部逻辑电路包括NOR门，其响应所述写等待时间信号来输出内部逻辑信号；以及反相器，其将所述内部逻辑信号取反并将经取反的信号作为所述选择控制信号输出。7.如权利要求5中所述的缓冲器控制电路，其中所述第一内部逻辑电路是OR门。8.如权利要求5中所述的缓冲器控制电路，其中所述第二内部逻辑电路包括NOR门，其响应所述第一和第二内部控制信号来输出内部逻辑信号；以及反相器，其将所述内部逻辑信号取反并将经取反的信号作为所述控制逻辑信号输出。9.如权利要求5中所述的缓冲器控制电路，其中所述第二内部逻辑电路是OR门。10.如权利要求5中所述的缓冲器控制电路，其中所述选择输出电路包括第一选择电路，其响应所述选择控制信号接收所述控制逻辑信号并将所接收的控制逻辑信号作为选择信号输出；第二选择电路，其响应所述选择控制信号接收所述第三内部控制信号并将所接收的内部控制信号作为选择信号输出；以及锁存电路，其将所述选择信号锁存并将所锁存的信号作为所述内部缓冲器控制信号输出，其中，当所述第一和第二选择电路中的一个执行所述选择信号的输出操作时，所述第一和第二选择电路中的另一个停止所述选择信号的输出操作。11.如权利要求1中所述的缓冲器控制电路，其中所述第二控制信号发生器包括NOR门，其响应所述内部缓冲器控制信号和所述终止控制信号来输出内部逻辑信号；以及反相器，其将所述内部逻辑信号取反并将经取反的信号作为所述缓冲器控制信号输出。12.如权利要求1中所述的缓冲器控制电路，其中所述第二控制信号发生器是OR门。13.一种用于存储模块的半导体存储器件，包括缓冲器控制电路，其响应写等待时间信号、内部控制信号和终止控制信号来生成缓冲器控制信号；多个数据输入缓冲器，通过多个数据输入线分别连接到多个I/O垫，其中所述数据输入缓冲器在所述半导体存储器件的写操作期间，响应所述缓冲器控制信号，分别接收分别输入到所述多个I/O垫的外部输入数据，并将内部输入数据输出到包括核心电路的内部电路；以及多个终止单元，分别连接到所述多个数据输入线，并响应所述终止控制信号分别将所述多个数据输入线的阻抗匹配到预定值。14.如权利要求13中所述的半导体存储器件，其中所述缓冲器控制电路包括第一控制信号发生器，其响应所述写等待时间信号和所述内部控制信号来生成内部缓冲器控制信号，以及第二控制信号发生器，其响应所述终止控制信号和所述内部缓冲器控制信号来生成所述缓冲器控制信号。15.如权利要求13中所述的半导体存储器件，其中在所述半导体存储器件的读操作期间，所述终止控制信号被使能一预定时间，所述预定时间通过输入到所述半导体存储器件的读命令、以及在所述半导体存储器件中设置的突发长度和CAS等待时间来决定，以及当所述终止控制信号被使能时，所述多个终止单元中的每个被禁止。16.如权利要求13中所述的半导体存储器件，其中所述写等待时间信号包括第一至第三写等待时间信号，以及所述第一至第三写等待时间信号中的每个根据在所述半导体存储器件中设置的写等待时间被使能或禁止。17.如权利要求14中所述的半导体存储器件，其中所述内部控制信号包括第一至第三内部控制信号，当所述半导体存储器件的内部时钟信号被切换时，所述第一内部控制信号被禁止，当激活命令输入到所述半导体存储器件时，所述第二内部控制信号被禁止，且当预充电命令输入到所述半导体存储器件时，所述第二内部控制信号被使能，以及所述第三内部控制信号基于输入到所述半导体存储器件的写命令、以及在所述半导体存储器件中设置的写等待时间和突发长度来生成。18.如权利要求17中所述的半导体存储器件，其中所述第一控制信号发生器包括第一...

【专利技术属性】
技术研发人员：姜信德，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]