用于检测半导体存储器装置内同步模式的电路及方法制造方法及图纸

一种用于检测半导体存储器装置内同步模式的电路，包括：控制单元，其根据有效地址信号是否被使能来控制时钟的驱动；驱动单元，其根据控制单元的控制来驱动时钟；锁存单元，其锁存由驱动单元驱动的时钟并输出同步模式信号。

【技术实现步骤摘要】

本专利技术涉及一种，具体而言，涉及一种能够分辨其中输入时钟的同步模式和其中没有输入时钟的非同步模式的。
技术介绍
诸如设置在移动通讯终端机等之中的类SRAM(pseudo SRAM)的半导体存储器装置通过选择性地使用时钟来操作。也就是，根据何时需要时钟以及何时不需要时钟来选择性输入时钟。于是，当输入时钟时，半导体存储器装置内设置的各个电路需要判断时钟是否已输入。不过，已知的半导体存储器装置无法轻易判断输入时钟的同步模式以及未输入时钟的非同步模式。因此，对于将先进技术应用至这种半导体存储器装置而言，存在技术上的限制。
技术实现思路
本专利技术的实施例提供一种，该半导体存储器装置在输入时钟时使能同步模式信号并且在未输入时钟时禁止同步模式信号，因而允许将同步模式与非同步模式相互分辨开。本专利技术的实施例提供一种用于检测半导体存储器装置内同步模式的电路，包括控制单元，其根据有效地址信号是否被使能来控制时钟的驱动；驱动单元，其根据控制单元的控制来驱动时钟；以及锁存单元，其锁存由驱动单元所驱动的时钟，并输出同步模式信号。本专利技术的另一实施例提供一种用于检测半导体存储器装置内同步模式的电路，包括控制单元，其当有效地址信号被使能时产生有效地址脉冲信号来控制第一电压的供给；驱动单元，其当时钟处于高电平时与第一电压的供给无关地反向驱动时钟，并且当时钟处于低电平时在供给第一电压时反向驱动时钟；以及锁存单元，其锁存由驱动单元所驱动的信号并输出同步模式信号。本专利技术的又一实施例提供一种用于检测半导体存储器装置内同步模式的电路，包括第一信号组合单元，其组合有效地址信号与时钟以产生参考信号；第一锁存单元，其锁存参考信号；第二信号组合单元，其组合第一锁存单元的输出信号与时钟以产生检测脉冲信号；控制单元，其根据有效地址信号是否被使能来控制检测脉冲信号的驱动；驱动单元，其根据控制单元的控制来驱动检测脉冲信号；以及锁存单元，其锁存通过驱动单元而驱动的信号并输出同步模式信号。本专利技术的再一实施例提供一种用于检测半导体存储器装置内同步模式的电路，包括第一信号组合单元，其通过根据有效地址信号是否被使能来驱动时钟以产生第一和第二信号，并从第一和第二信号中产生参考信号；第一锁存单元，其锁存参考信号；第二信号组合单元，如果第一锁存单元的输出信号位于高电平则其产生形成低电平电压的检测脉冲信号，并且如果第一锁存单元的输出信号位于低电平则其通过时钟的反转来产生形成高电平电压的检测脉冲信号；控制单元，当有效地址信号被使能时其产生有效地址脉冲信号来控制第一电压的供给；驱动单元，其当时钟处于高电平时与第一电压的供给无关地反向驱动时钟，并且当时钟处于低电平时在供给第一电压时反向驱动时钟；以及锁存单元，其锁存通过驱动单元而驱动的信号并输出同步模式信号。本专利技术的其它实施例提供一种用于检测半导体存储器装置内同步模式的方法，包括根据有效地址信号是否被使能来控制时钟的驱动；根据控制来驱动时钟；以及锁存驱动的时钟并输出同步模式信号。本专利技术的再一实施例提供一种用于检测半导体存储器装置内同步模式的方法，包括将有效地址信号与时钟进行组合来产生参考信号；锁存该参考信号；将锁存的信号与时钟进行组合来产生检测脉冲信号；根据有效地址信号是否被使能来控制该检测脉冲信号的驱动；根据该控制来驱动检测脉冲信号；以及锁存驱动的检测脉冲信号并输出同步模式信号。附图说明图1为示出根据本专利技术实施例的用于检测半导体存储器装置内同步模式的电路结构的框图；图2为示出图1内所示的用于检测同步模式的电路详细结构的电路图；图3为示出根据本专利技术另一实施例的用于检测半导体存储器装置内同步模式的电路结构的框图；图4为示出图3内所示的用于检测同步模式的电路详细结构的电路图；以及图5为说明图4内所示用于检测同步模式的电路的操作的时序图。具体实施例方式此后，将参照附图来详细说明本专利技术的典型实施例。图1为示出根据本专利技术实施例的用于检测半导体存储器装置内同步模式的电路结构的框图。如图1内所示，用于检测同步模式的电路包括控制单元10，其根据有效地址信号vad是否被使能来控制时钟clk的驱动；驱动单元20，其根据控制单元10的控制来驱动时钟clk；以及锁存单元30，其锁存通过驱动单元20而驱动的信号并输出同步模式信号sym。有效地址信号vad为高电平使能信号，其通过将有效地址命令的相位进行反转(此后称为/ADV信号)而产生，并且用于将地址输入至地址缓冲器中。/ADV信号从半导体存储器装置的外部输入，且设定输入地址的间隔。此外，同步模式信号sym为低电平使能信号，其在同步模式内输出为低电平信号，并且在非同步模式内输出为高电平信号。如果有效地址信号vad被使能，则控制单元10供给外围电压Vperi至驱动单元20一段预定时间。这时，驱动单元20反向驱动时钟clk，并且将反向的时钟传送至锁存单元30。随后，锁存单元30锁存并储存从驱动单元20传送来的信号，再次将信号反向，并输出反向的信号作为同步模式信号sym。同时，在外围电压Vperi未供给至驱动单元20的时段内，驱动单元20没有反向驱动时钟clk。然而，因为锁存单元30保持之前所传送的信号，所以连续输出同步模式信号sym。此后，将参考图2详细说明用于检测同步模式的电路。图2为示出根据图1内所示实施例的用于检测同步模式的电路的详细结构的电路图。在用于检测同步模式的电路内，控制单元10包括接收有效地址信号vad并输出第一有效地址脉冲信号vap1的第一脉冲发生器110；以及根据第一有效地址脉冲信号vap1是否被使能来驱动外围电压Vperi的第一电压驱动器120。第一脉冲发生器110包括第一延迟单元DLY1，其延迟有效地址信号vad一段预定时间；第一反向器IV1，其反向第一延迟单元DLY1的输出信号；以及第一NAND门ND1，其接收有效地址信号vad和第一反向器IV1的输出信号并输出第一有效地址脉冲信号vap1。进一步，第一电压驱动器120包括第一晶体管TR1，其中第一有效地址脉冲信号vap1输入其栅极端子、外围电压Vperi施加至其源极端子并且其漏极端子与驱动单元20耦接。驱动单元20包括第二晶体管TR2，其中时钟clk输入至其栅极端子、其源极端子与控制单元10的第一晶体管TR1的漏极端子耦接且其漏极端子与第一节点N1耦接；以及第三晶体管TR3，其中时钟clk输入至其栅极端子、其漏极端子与第一节点N1耦接并且其源极端子与接地端子耦接。锁存单元30包括第二反向器IV2，其将传送至第一节点N1的信号反向；第三反向器IV3，其与第二反向器IV2一起形成锁存结构；以及第四反向器IV4，其将第二反向器IV2的输出信号反向。从第四反向器IV4输出的信号变为同步模式信号sym。因为有效地址信号vad为高电平使能信号，所以从第一NAND门ND1输出的第一有效地址脉冲信号vap1变成使能时间比有效地址信号vad还要短的低电平使能信号。如果第一有效地址脉冲信号vap1被使能，则控制单元10的第一晶体管TR1开启，因而驱动单元20将时钟clk反向并且将反向的时钟传送至第一节点N1。接着，锁存单元30的第二和第三反向器IV2和IV3储存传送至第一节点N1的信号。然后，第四反向器IV4将第二反向器IV2的输出信号反向，并输出反本文档来自技高网...

【技术保护点】
一种用于检测半导体存储器装置内同步模式的电路，所述电路包括：　　　　控制单元，其配置成根据有效地址信号是否被使能来控制时钟的驱动；　　　　驱动单元，其配置成根据所述控制单元的所述控制来驱动所述时钟；以及　　　　锁存单元，其配置成锁存由所述驱动单元所驱动的所述时钟，并输出同步模式信号。

【技术特征摘要】
KR 2006-3-7 10-2006-00212211.一种用于检测半导体存储器装置内同步模式的电路，所述电路包括控制单元，其配置成根据有效地址信号是否被使能来控制时钟的驱动；驱动单元，其配置成根据所述控制单元的所述控制来驱动所述时钟；以及锁存单元，其配置成锁存由所述驱动单元所驱动的所述时钟，并输出同步模式信号。2.如权利要求1的电路，其中所述控制单元包括脉冲发生器，其配置成接收所述有效地址信号并输出有效地址脉冲信号；以及电压驱动器，其配置成根据所述有效地址脉冲信号是否被使能来驱动外围电压。3.如权利要求2的电路，其中所述脉冲发生器包括延迟单元，其配置成延迟所述有效地址信号一预定时间并产生输出信号；反向器，其配置成将所述延迟单元的所述输出信号反向，并产生输出信号；以及NAND门，其配置成接收所述有效地址信号和所述反向器的所述输出信号，并输出所述有效地址脉冲信号。4.如权利要求2的电路，其中所述电压驱动器包括第一晶体管，所述第一晶体管具有配置成接收所述有效地址脉冲信号的栅极端子、配置成接收所述外围电压的源极端子以及配置成与所述驱动单元耦接的漏极端子。5.如权利要求4的电路，其中所述驱动单元包括第一节点；第二晶体管，其具有配置成接收所述时钟的栅极端子、与所述控制单元耦接的源极端子以及与所述第一节点耦接的漏极端子；以及第三晶体管，其具有配置成接收所述时钟的栅极端子、与所述第一节点耦接的漏极端子以及与接地端子耦接的源极端子，并且其中所述第一节点为输出端子。6.如权利要求1的电路，其中所述锁存单元包括形成用于由所述驱动单元驱动的所述时钟的锁存结构的两个反向器，并输出所述同步模式信号。7.如权利要求5的电路，其中所述第一晶体管的所述漏极端子与所述第二晶体管的所述源极端子耦接。8.一种用于检测半导体存储器装置的同步模式的电路，所述电路包括控制单元，其配置成当有效地址信号被使能时，产生有效地址脉冲信号来控制第一电压的供给；驱动单元，其配置成当时钟处于高电平时与所述第一电压的所述供给无关地反向驱动所述时钟，并且当所述时钟处于低电平时在供给所述第一电压时反向驱动所述时钟；以及锁存单元，其配置成锁存由所述驱动单元所驱动的所述时钟，并基于所述锁存的时钟来输出同步模式信号。9.如权利要求8的电路，其中所述控制单元包括脉冲发生器，其配置成接收所述有效地址信号并基于所述有效地址信号来输出有效地址脉冲信号；以及电压驱动器，其配置成根据所述有效地址脉冲信号是否被使能来驱动所述第一电压。10.如权利要求9的电路，其中所述脉冲发生器包括延迟单元，其配置成延迟所述有效地址信号一预定时间并产生输出信号；反向器，其配置成反向所述延迟单元的所述输出信号，并产生输出信号；以及NAND门，其配置成接收所述有效地址信号和所述反向器的所述输出信号，并输出所述有效地址脉冲信号。11.如权利要求9的电路，其中所述电压驱动器包括第一晶体管，所述第一晶体管具有配置成接收所述有效地址脉冲信号的栅极端子、配置成接收所述第一电压的源极端子以及配置成与所述驱动单元耦接的漏极端子。12.如权利要求11的电路，其中所述驱动单元包括第一节点；第二晶体管，其具有配置成接收所述时钟的栅极端子、与所述控制单元耦接的源极端子以及与所述第一节点耦接的漏极端子；以及第三晶体管，其具有配置成接收所述时钟的栅极端子、与所述第一节点耦接的漏极端子以及与接地端子耦接的源极端子，并且其中所述第一节点为输出端子。13.如权利要求8的电路，其中所述锁存单元包括形成用于由所述驱动单元驱动的所述时钟的锁存结构的两个反向器，并输出所述同步模式信号。14.如权利要求12的电路，其中所述第一晶体管的所述漏极端子与所述第二晶体管的所述源极端子耦接。15.一种用于检测半导体存储器装置内同步模式的电路，所述电路包括第一信号组合单元，其配置成组合有效地址信号和时钟来产生参考信号；第一锁存单元，其配置成锁存所述参考信号并产生输出信号；第二信号组合单元，其配置成组合所述第一锁存单元的所述输出信号与所述时钟以产生检测脉冲信号；控制单元，其配置成根据所述有效地址信号是否被使能来控制所述检测脉冲信号的驱动；驱动单元，其配置成根据所述控制单元的所述控制来驱动所述检测脉冲信号；以及第二锁存单元，其配置成锁存由所述驱动单元所驱动的所述检测脉冲信号，并输出同步模式信号。16.如权利要求15的电路，其中所述第一信号组合单元包括第一节点；第一反向器，其配置成反向所述有效地址信号并产生输出信号；第二反向器，其配置成反向所述时钟并产生输出信号；NAND门，其配置成接收所述第一反向器的所述输出信号以及所述第二反向器的所述输出信号，并产生输出信号；NOR门，其配置成接收所述第一反向器的所述输出信号以及所述时钟，并产生输出信号；第一晶体管，其具有配置成接收所述NAND门的所述输出信号的栅极端子、配置成接收外围电压的源极端子以及与所述第一节点耦接的漏极端子；以及第二晶体管，其具有配置成接收所述NOR门的所述输出信号的栅极端子、与所述第一节点耦接的漏极端子以及与接地端子耦接的源极端子，其中所述参考信号从所述第一节点输出。17.如权利要求15的电路，其中所述第一锁存单元包括第一反向器，其配置成反向所述参考信号并产生输出信号；第二反向器，其与所述第一反向器一起形成锁存结构；以及第三反向器，其配置成反向所述第一反向器的所述输出信号。18.如权利要求15的电路，其中所述第二信号组合单元包括反向器，其配置成反向所述时钟并产生输出信号；以及NOR门，其配置成接收所述反向器的所述输出信号和所述第一锁存单元的所述输出信号，并输出所述检测脉冲信号。19.如权利要求15的电路，其中所述控制单元包括脉冲发生器，其配置成接收所述有效地址信号并输出有效地址脉冲信号；以及电压驱动器，其配置成根据所述有效地址脉冲信号是否被使能来驱动外围电压。20.如权利要求19的电路，其中所述脉冲发生器包括延迟单元，其配置成延迟所述有效地址信号一预定时间并产生输出信号；反向器，其配置成反向所述延迟单元的所述输出信号，并产生输出信号；以及NAND门，其配置成接收所述有效地址信号和所述反向器的所述输出信号，并输出所述有效地址脉冲信号。21.如权利要求19的电路，其中所述电压驱动器包括第一晶体管，所述第一晶体管具有配置成接收所述有效地址脉冲信号的栅极端子、配置成接收所述外围电压的源极端子以及与所述驱动单元耦接的漏极端子。22.如权利要求21的电路，其中所述驱动单元包括第一节点；第二晶体管，其具有配置成接收所述检测脉冲信号的栅极端子、与所述控制单元耦接的源极端子以及与所述第一节点耦接的漏极端子；以及第三晶体管，其具有配置成接收所述检测脉冲信号的栅极端子、与所述第一节点耦接的...

【专利技术属性】
技术研发人员：李相权，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]