半导体存储器、存储器控制器和半导体存储器的控制方法技术

本发明专利技术公开了一种用于与时钟同步地输入和输出数据的半导体存储器，其包括：时钟接收单元，用于接收所述时钟；以及命令接收单元，用于最初在接通电源之后、在低功率待用之后或在初始化之后与所述时钟同步地接收第一特定命令，然后再开始命令接收。

【技术实现步骤摘要】

本专利技术涉及用于控制同步传输系统的半导体存储器的技术。
技术介绍
用于通过部分消除诸如指定地址之类的过程来提高传输速度的突发(burst)传输是用于在与时钟信号同步地传输连续数据时提高半导体存储器的数据传输速率的有效手段之一。例如，专利文献1(早期公开日本专利申请公布No.10-199233)公开了一种通过使用用于EDO(扩展数据输出)存储器的信号来实现EDO存储器的突发传输的方法，所述EDO存储器主要执行异步传输。同步DRAM(SDRAM)(即普通DRAM)在作为用于突发传输的设置值之一的BL(突发长度)例如等于或大于2时工作，并且BL的值可以受控于模式寄存器设置(MRS)命令。由于诸如MRS命令之类的控制命令可以按任意时钟输入，因此要求用户在适当留心诸如定时之类各种限制的情况下利用SDRAM。例如，要求用户在使用SDRAM时考虑到对连续访问同一存储体(bank)时的间隔的限制、对能够从活动命令输入RD(读)命令的间隔的限制，等等。顺便提及，对于设置值BL，当前的规范定义利用一个RD(读)/WT(写)命令在N个时钟的持续时间中输入和输出数据的情况是BL＝N。需要用管理存储器控制的存储器控制器来控制SDRAM，以满足各种限制条件，这使得其设计非常困难。同时，如果通过利用诸如Verilog和VHDL(VHSIC(超高速集成电路)描述语言)之类的硬件描述语言描述这样的规范来尝试设计，描述内容会由于繁重的控制而变得复杂。鉴于此，不仅描述本身很困难，具有某种规范的描述的标识也难以被证实有效。因此，作为逻辑混合存储器宏的规范的采用给宏设计者(即Verilog/VHDL的描述者)和宏用户都带来很大负担。
技术实现思路
本专利技术的目的在于提供一种使得能够容易地设计半导体存储器的存储器控制技术以及用于控制存储器以便半导体存储器执行同步传输的存储器控制器。根据本专利技术，半导体存储器，假定是用于与时钟同步地输入和输出数据的半导体存储器，包括时钟接收单元和命令接收单元。时钟接收单元接收所述时钟。命令接收单元最初在接通电源之后、在低功率待用之后或在初始化之后与所述时钟同步地接收第一特定命令，然后再开始命令接收。第一特定命令例如是写命令，并且对命令接收的简化使得能够简化用于控制的电路的配置。另一配置使得当半导体存储器在对应于与所述时钟同步的读/写命令的N个时钟的持续时间中输入和输出数据时，命令接收单元每N个时钟接收一个命令，其中以最初接收所述第一特定命令的那个时钟作为时间上的基点。因此，从基点开始仅在每个特定时钟时接收命令的配置使得能够简化电路控制。另一配置还可能使得命令接收单元将在最初接收所述第一特定命令之前接收到的第二特定命令识别为定义半导体存储器的操作模式设置的命令。该配置使得能够在用于定义半导体存储器的操作模式的控制和用于读/写数据的控制之间相区分，从而简化控制配置。另一可能配置使得命令接收单元在构成密钥的一个或多个命令处在第二特定命令的输入之前时接收第二特定命令。该配置能够防止错误地改变半导体存储器的操作模式设置。在本专利技术的范围内，本专利技术不仅包括半导体存储器，还包括连接到其的存储器控制器和存储器控制方法。本专利技术使得能够容易地设计半导体存储器和存储器控制器，并且还能够简化相关的电路配置。这进而使设计及其此后的确证较为容易。附图说明图1A是例示根据本实施例的存储器的输入信号的图表；图1B是例示根据本实施例的存储器的输出信号的图表；图2是例示与输入信号的状态相对应的活动真值表的图表；图3A和图3B分别是例示根据本实施例的操作定时的图；图4是例示根据本实施例紧随半导体存储器初始化之后的操作定时的图；图5是示出向在构成第一参考的命令输入之前输入的命令提供作为MRS命令的功能的情况的图；图6是示出在读取典型DRAM的数据时的时序图；图7A和图7B是分别描述为了进入模式寄存器设置模式而配备密钥(key)的情况的图；图8是例示根据本实施例的存储器操作状态转换的图；以及图9A和图9B是根据本实施例的存储器的框图。具体实施例方式下面参考附图来描述本专利技术的优选实施例。图1A是例示根据本实施例的存储器的输入信号的图表；图1B是例示根据本实施例的存储器的输出信号的图表。图2是例示与输入信号的状态相对应的活动真值表的图表。根据图1A和图1B示出的示例，本实施例中使用的存储器包括作为输入信号的时钟CK、片使能CE、写使能WE、输入地址IA[t-1:0](t表示地址宽度)、输入数据I[b-1:0](b表示数据宽度)、部分写使能BWEB[b/8-1:0]、低功率待用使能SHTDWN、重置RSTB和空闲使能ZZB；并且包括作为输出信号的输出数据A[b-1:0]。在这些信号中，时钟CK是在向存储器输入数据或命令和从存储器输出数据或命令时被用于同步的时钟信号。注意，在以下描述中，存储器与时钟CK的上升沿同步地输入和输出数据或命令，但是，根据本实施例的存储器可以被配置为与时钟CK的下降沿或与时钟CK的上升和下降沿两者同步地输入和输出数据。片使能CE是一个负逻辑信号，用于在低(low)时接收读/写指令，如图2所示。写使能WE是一个负逻辑信号，用于在高时指示读，在低时指示写。部分写使能BWEB用于在向存储器写入时屏蔽每字节中的一个特定位以使之不能被写。低功率待用使能SHTDWN是用于使存储器处于低功率待用模式的信号，当该信号为高时，将存储器带入最小功耗模式而不保持数据。重置RSTB是用于重置存储器以初始化的信号。空闲使能ZZB是用于在低时使存储器处于空闲(IDL)状态的信号。以下描述将概括根据本实施例的存储器控制的概况。本实施例被配置为对用于接收命令的定时加以限制，以便实现能够利用硬件描述语言进行简单描述的存储器控制器，即实现具有小电路尺寸并且能够容易地对设计和由硬件描述语言写成的描述内容进行确证的存储器控制器。例如，对于BL等于2的情况，传统的SDRAM在接收到一个命令之后两个时钟后的任何时刻接收新命令，相反，根据本实施例的存储器被配置为仅每两个时钟接收一次命令。设置这样的限制唯一地确定了一种假设样式，从而使电路配置简单，并使由硬件描述语言写成的描述内容容易被确证。图3A和图3B示出了分别例示根据本实施例的半导体存储器的操作定时的图。这些图示出了通常的读和写操作。注意，图3A和图3B例示出读等待时间(RL)＝1而写等待时间(WL)＝0的情况。当RL＝1时，读数据被输出，以使得数据能够在提供了RD(读)命令之后在下一时钟定时被引入，并且当WL＝0时，写数据在与WT(写)命令相同的时钟的定时被输入。图3A示出BL＝2的情况，其中根据本实施例的存储器被配置为每两个时钟接收一个RD和WT命令。同样，在由图3B所示的BL＝4的情况下，存储器每四个时钟接收一个命令。并且存储器被配置为在其他时钟定时不接收除低功率待用命令和初始化命令之外的其他命令。例如在图3A中，仅在每两个时钟时接收命令，即Idle(空闲)命令、RD命令、WT命令等等，而在命令之间的一个时钟的定时上不接收命令。同样，在图3B中，仅在每四个时钟时接收命令，即RD命令、WT命令、Idle命令等等，而在其他定时不接收命令。因此，对用于命令接收的时钟定时规范的简化使得能够容易地设计用于控制存储器的存储器控制本文档来自技高网...

【技术保护点】
一种用于与时钟同步地输入和输出数据的半导体存储器，包括：时钟接收单元，用于接收所述时钟；以及命令接收单元，用于最初在接通电源之后、在低功率待用之后或在初始化之后与所述时钟同步地接收第一特定命令，然后再开始命令接收。

【技术特征摘要】
JP 2006-1-30 2006-0204271.一种用于与时钟同步地输入和输出数据的半导体存储器，包括时钟接收单元，用于接收所述时钟；以及命令接收单元，用于最初在接通电源之后、在低功率待用之后或在初始化之后与所述时钟同步地接收第一特定命令，然后再开始命令接收。2.如权利要求1所述的半导体存储器，其中所述第一特定命令是写命令。3.如权利要求1所述的半导体存储器，其中所述命令接收单元使最初与所述时钟同步地接收所述第一特定命令之前接收的命令无效。4.如权利要求1所述的半导体存储器，其中当所述半导体存储器在对应于与所述时钟同步的读/写命令的N个时钟的持续时间中输入和输出数据时，所述命令接收单元每N个时钟接收一个命令，其中以最初接收所述第一特定命令的那个时钟作为时间上的基点。5.如权利要求4所述的半导体存储器，其中所述N等于2k，其中k是等于或大于1的整数。6.如权利要求4所述的半导体存储器，其中构成所述基点的时钟在初始化、低功率待用和接通电源中的任意一种情况下被初始化。7.如权利要求1所述的半导体存储器，其中所述命令接收单元将在最初接收所述第一特定命令之前接收到的第二特定命令识别为定义所述半导体存储器的操作模式设置的命令。8.如权利要求7所述的半导体存储器，其中所述操作模式设置包括突发等待时间的设置。9.如权利要求7所述的半导体存储器，其中所述操作模式设置包括读等待时间的设置。10.如权利要求7所述的半导体存储器，其中所述操作模式设置包括写等待时间的设置。11.如权利要求7所述的半导体存储器，其中所述操作模式设置包括所述半导体存储器的内部定时或内部电压电平的设置。12.如权利要求7所述的半导体存储...

【专利技术属性】
技术研发人员：江渡聪，川畑邦范，三代俊哉，芹泽裕司，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]