半导体结构、集成电路以及形成半导体结构的方法技术

一种半导体结构、集成电路以及形成半导体结构的方法。提供一种制造finFET装置的制程。栅极电极层位于介电层上方。栅极电极层与介电层都位于鳍状半导体结构的上方及周围。通过两步图案化制程从栅极电极层形成栅极电极。在第一图案化步骤中，对栅极电极层的上部分进行图案化。接着形成介电膜，介电膜覆盖栅极电极层的图案化上部分。在形成介电膜之后，执行第二图案化步骤以对栅极电极层的下部分进行图案化。

【技术实现步骤摘要】
半导体结构、集成电路以及形成半导体结构的方法
本揭示的实施方式是关于一种半导体结构、集成电路以及形成半导体结构的方法。
技术介绍
嵌入式记忆体是指任何非独立记忆体，其与逻辑核心及其他组件集成在晶片上，并且集成在晶片上系统(system-on-chip,SOC)集成电路中。嵌入式记忆体支持逻辑核心以完成预期的功能。高性能及高可靠性的嵌入式记忆单元由于具有高速及广大的总线宽度(bus-width)能力，因此是微控制器等超大规模集成(very-large-scale-integration,VLSI)晶片上系统中的关键组件。可以说，嵌入式记忆体的使用消除了晶片间的通信，晶片间的通信是造成延迟的主要原因。由分裂栅极金属氧化物氮氧化物硅(split-gatemetaloxidenitrideoxidesilicon,SG-MONOS)制成的嵌入式快闪记忆体已经被证明具有快速编程速度及高可靠性。SG-MONOS设备的记忆单元包括选择栅极(selectgate,SG)及记忆栅极(memorygate,MG)。氧化物-氮化物-氧化物的陷阱层位于选择栅极及半导体本体之间，陷阱层中储存电荷。在SG-MONOS记忆单元的读取、编程或擦除操作中，将各种组合的逻辑电源、位置高电压及负高电压提供给选择栅极、记忆栅极、源极及漏极。FinFETSG-MONOS装置比传统的平面SG-MONOS装置进一步改善了栅极控制及可扩缩性(scalability)。
技术实现思路
本揭示的实施方式提供一种半导体结构。半导体结构包含一基板；一鳍状半导体结构，位于基板上方；一绝缘层，位于基板上方，并横向地相邻于鳍状半导体结构；一第一栅极结构，位于基板上方，第一栅极结构包括一第一部分及一第二部分，第一部分至少部分地位于鳍状半导体结构的一上表面上方，而第二部分从第一部分向下延伸至绝缘层的一第一表面，绝缘层的第一表面低于鳍状半导体结构的上表面；以及一第一介电膜，相邻于第一栅极结构的第一部分的一边缘表面，第一栅极结构的第二部分从第一介电膜暴露，第一栅极结构的第二部分的一边缘表面从第一介电膜往内退缩。本揭示的另一实施方式提供一种集成电路。集成电路包含一基板；一鳍状半导体结构，位于基板上方，鳍状半导体结构具有一上表面以及与上表面会合的一侧壁表面；一绝缘层，位于基板上方并横向地相邻于鳍状半导体结构；一选择栅极结构，位于基板上方，选择栅极结构相邻于鳍状半导体结构的上表面及侧壁表面；一记忆栅极结构，位于基板上方，记忆栅极结构相邻于鳍状半导体结构的上表面及侧壁表面；一电荷储存层，位于记忆栅极结构与基板之间，并位于记忆栅极结构与选择栅极结构之间；以及一第一介电膜，相邻于记忆栅极结构的一上部分，使得记忆栅极结构的一下部分从第一介电膜暴露，记忆栅极结构的下部分相对于第一介电膜为基本上垂直或倒锥形。本揭示的又一实施方式提供一种形成半导体结构的方法。方法包含接收一晶圆，晶圆具有位于一基板上方的一鳍状半导体结构；形成一介电层于基板及鳍状半导体结构上方；形成一栅极电极层于介电层上方，栅极电极层环绕鳍状半导体结构于鳍状半导体结构的一上表面及鳍状半导体结构的两个侧壁表面；第一次图案化栅极电极层以形成一上边缘表面，上边缘表面从栅极电极层的一上表面延伸至鳍状半导体结构的上表面的上方的一点；形成一介电膜，介电膜覆盖上边缘表面；以及在形成覆盖上边缘表面的介电膜后，第二次图案化栅极电极层及位于栅极电极层下方的介电层以形成一下边缘表面。附图说明当结合附图阅读时，从以下详细叙述中将最好地理解本揭示的实施方式的各态样。在附图中，除非上下文另外指出，否则相同的附图标记表示相似的元件或动作。附图中元件的尺寸及相对位置不必按比例绘制。实际上，为了清楚起见，各种特征的尺寸可以任意增加或减小。图1示出了一示例结构的透视图；图2示出了图1的结构的横截面图；图3示出了另一示例结构；图4示出了另一示例结构；图5示出了一示例制程；图6至图15示出了图5的示例制程的各个制造阶段的晶圆；图16示出了具有SG-MONOS单元的示例集成电路。【符号说明】300…SG-MONOS结构302…基板304…装置306…栅极结构/选择栅极308…栅极结构/记忆栅极310…装置320…鳍结构322…上表面324…侧壁表面330…绝缘层332…上表面340…电荷陷阱层342、344…氧化硅膜346…硅氮化物膜352…栅极电极354…栅极介电质362…源极区364…漏极区372…边缘表面374…边缘表面376…上部分/通道区378…上部分/通道区380…上方间隔物结构/上方间隔物382…上表面384…底边缘386…顶边缘388…部分390…部分392…垂直空间/部分394…下部分396…底切区域398…上方间隔物结构402…边缘表面404…上部分500…制程510…操作520…操作530…操作540…操作550…操作560…操作570…操作580…操作590…操作595…操作600…晶圆606…选择栅极/选择栅极结构608…记忆栅极结构610…基板620…鳍状结构/鳍结构622…上表面630…绝缘层632…上表面640…电荷陷阱层642…第一氧化硅层642L…下边缘表面642M…侧壁边缘表面642U…上边缘表面644…第二氧化硅层646…氮化硅层648…记忆栅极电极层648L…下部分648U…上部分649L…边缘表面649U…边缘表面652…栅极电极层654…栅极介电层656…硬遮罩层662…第一源极/漏极部分664…第二源极/漏极部分680…介电膜681…硬遮罩层682…上表面683…边缘表面684…外边缘表面686…底切部分689…掺杂制程690…间隔物结构1500…集成电路(IC)装置1510…SG-MONOS记忆单元1520…第一源极/漏极结构1522…第二源极/漏极结构1530…选择栅极1532…记忆栅极1534…介电膜1536…介电层1540…第一鳍状通道1542…第二鳍状通道1544…上表面1546…上表面1550…电荷储存层/互连结构1552…互连结构1554…互连结构1556…互连结构15本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包含：/n一基板；/n一鳍状半导体结构，位于该基板上方；/n一绝缘层，位于该基板上方，并横向地相邻于该鳍状半导体结构；/n一第一栅极结构，位于该基板上方，该第一栅极结构包括一第一部分及一第二部分，该第一部分至少部分地位于该鳍状半导体结构的一上表面上方，而该第二部分从该第一部分向下延伸至该绝缘层的一第一表面，该绝缘层的该第一表面低于该鳍状半导体结构的该上表面；以及/n一第一介电膜，相邻于该第一栅极结构的该第一部分的一边缘表面，该第一栅极结构的该第二部分从该第一介电膜暴露，该第一栅极结构的该第二部分的一边缘表面从该第一介电膜往内退缩。/n

【技术特征摘要】
20190917 US 16/573,8881.一种半导体结构，其特征在于，包含：
一基板；
一鳍状半导体结构，位于该基板上方；
一绝缘层，位于该基板上方，并横向地相邻于该鳍状半导体结构；
一第一栅极结构，位于该基板上方，该第一栅极结构包括一第一部分及一第二部分，该第一部分至少部分地位于该鳍状半导体结构的一上表面上方，而该第二部分从该第一部分向下延伸至该绝缘层的一第一表面，该绝缘层的该第一表面低于该鳍状半导体结构的该上表面；以及
一第一介电膜，相邻于该第一栅极结构的该第一部分的一边缘表面，该第一栅极结构的该第二部分从该第一介电膜暴露，该第一栅极结构的该第二部分的一边缘表面从该第一介电膜往内退缩。


2.根据权利要求1所述的结构，其特征在于，还包含一第二介电膜，位于该第一栅极结构的该第二部分与该绝缘层的该第一表面之间。


3.根据权利要求2所述的结构，其特征在于，该第二介电膜的一边缘表面从该第一介电膜往内退缩。


4.根据权利要求2所述的结构，其特征在于，该第一介电膜横向地覆盖该第二介电膜的一部分，该部分位于该鳍状半导体结构的该上表面的上方。


5.根据权利要求2所述的结构，其特征在于，还包含一间隔物结构，该间隔物结构相邻于该第一栅极结构，该第一介电膜被封闭于该间隔物结构与该第一栅极结构的该第一部分之间。


6.一种集成电路，其特征在于，包含：
一基板；
一鳍状半导体结构，位于该基板上方，该鳍状半导体结构具有一上表面以及与该上表面会合的一侧壁表面；
一绝缘层，位于该基板上方并横向地相邻于该鳍状半导体结构；
一选择栅极结构...

【专利技术属性】
技术研发人员：陈胜捷，刘铭棋，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71