半导体存储装置制造方法及图纸

实施方式提供一种能够提高动作性能的半导体存储装置。实施方式的半导体存储装置具备：绝缘层(80)，设置在衬底上；导电层(35_3)，设置在绝缘层(80)内；导电层(35_4)，在绝缘层(80)内与导电层(35_3)相邻而设；及通孔(36)，连接于导电层(35_3)的上表面。在与衬底正交的Z方向上与通孔(36)重叠的导电层(35_3)、(35_4)的上表面比绝缘层(80)的上表面低。

【技术实现步骤摘要】
半导体存储装置[相关申请]本申请案享有以日本专利申请案2019-168372号(申请日：2019年9月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
已知有三维排列着存储单元的半导体存储装置。
技术实现思路
实施方式提供一种能够提高动作可靠性的半导体存储装置。实施方式的半导体存储装置具备：第1绝缘层，设置在衬底上；第1导电层，设置在所述第1绝缘层内；第2导电层，在所述第1绝缘层内与所述第1导电层相邻而设；及接触插塞，连接于所述第1导电层的上表面；且在与所述衬底正交的第1方向上与所述接触插塞重叠的所述第1及第2导电层的上表面比所述第1绝缘层的上表面低。附图说明图1是表示实施方式的半导体存储装置的电路构成的框图。图2是实施方式中的存储单元阵列内的区块的电路图。图3是表示实施方式的半导体存储装置的平面布局的一例的图。图4是沿着图3中的A-A线的剖视图。图5是实施方式中的存储单元阵列内的存储柱的剖视图。图6是实施方式的半导体存储装置中的导电层及通孔的俯视图。图7是沿着图6中的B-B线的剖视图。图8是沿着图6中的C-C线的剖视图。图9～24是表示实施方式的半导体存储装置中的导电层及通孔的制造方法的剖视图。图25是变化例的半导体存储装置的剖视图。具体实施方式以下，参照附图对实施方式进行说明。在以下说明中，对具有相同功能及构成的构成要素标注共通的参照符号。另外，以下所示的各实施方式是例示用来将该实施方式的技术思想具体化的装置或方法，并非将构成部件的材质、形状、构造、及配置等特定于下述内容。此处，作为半导体存储装置，以在半导体衬底的上方积层有存储单元晶体管的三维积层型的NAND(NotAnd，与非)型闪存为例来列举说明。在本说明书中，有时也将存储单元晶体管称为存储单元。1.实施方式以下，对实施方式的半导体存储装置进行说明。首先对半导体存储装置的电路构成进行说明，其后对半导体存储装置的构造进行叙述。1.1半导体存储装置的电路构成利用图1对实施方式的半导体存储装置的电路区块构成进行说明。图1是表示实施方式的半导体存储装置的电路构成的框图。半导体存储装置10具备存储单元阵列11、输入输出电路12、逻辑控制电路13、就绪/忙碌电路14、寄存器群15、定序器(或控制电路)16、电压产生电路17、驱动器18、行解码器模块(RD)19、列解码器20、及感测放大器模块21。寄存器群15具有状态寄存器15A、地址寄存器15B、及指令寄存器15C。存储单元阵列11具备1个或多个区块BLK0、BLK1、BLK2、…、BLKm(m为0以上的整数)。多个区块BLK的每一个包含与行及列建立对应关系的多个存储单元晶体管。存储单元晶体管是能够电重写的非易失性存储单元。在存储单元阵列11配设多个字线、多个位线、及源极线等，以控制对存储单元晶体管施加的电压。以后，在记为区块BLK的情况下，表示区块BLK0～BLKm的每一个。下文将对区块BLK的具体构成进行叙述。输入输出电路12及逻辑控制电路13经由总线连接于外部装置(例如存储器控制器)(未图示)。输入输出电路12经由总线在与存储器控制器之间收发信号DQ(例如，DQ0、DQ1、DQ2、…、DQ7)。逻辑控制电路13经由总线从存储器控制器接收外部控制信号。外部控制信号例如包括芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、及写入保护信号WPn。附记于信号名的“n”表示该信号为低态有效(activelow)。芯片使能信号CEn可选择半导体存储装置(NAND型闪存)10，且在选择该半导体存储装置10时被断言。指令锁存使能信号CLE可将作为信号DQ发送的指令锁存到指令寄存器15C。地址锁存使能信号ALE可将作为信号DQ发送的地址锁存到地址寄存器15B。写入使能信号WEn可将作为信号DQ发送的数据保存到输入输出电路12。读出使能信号REn可将从存储单元阵列11读出的数据作为信号DQ输出。写入保护信号WPn是在禁止对半导体存储装置10的写入及抹除时被断言。就绪/忙碌电路14根据来自定序器16的控制产生就绪/忙碌信号R/Bn。信号R/Bn表示半导体存储装置10是就绪状态还是忙碌状态。就绪状态表示可受理来自存储器控制器的命令的状态。忙碌状态表示无法受理来自存储器控制器的命令的状态。存储器控制器能够通过从半导体存储装置10接收信号R/Bn，而获知半导体存储装置10是就绪状态还是忙碌状态。状态寄存器15A保存半导体存储装置10的动作所需的状态信息STS，基于定序器16的指示将该状态信息STS传输到输入输出电路12。地址寄存器15B保存从输入输出电路12传输的地址信息ADD。地址信息ADD包括列地址及行地址。行地址例如包括指定出动作对象的区块BLK的区块地址、及指定出所指定的区块内的动作对象的字线的页地址。指令寄存器15C保存从输入输出电路12传输的指令CMD。指令CMD例如包括对定序器16命令写入动作的写入指令、及命令读出动作的读出指令等。状态寄存器15A、地址寄存器15B、及指令寄存器15C例如包含SRAM(staticrandomaccessmemory，静态随机访问存储器)。定序器16从指令寄存器15C接收指令，并按照基于该指令的顺序总括地控制半导体存储装置10。定序器16对行解码器模块19、感测放大器模块21、及电压产生电路17等进行控制，而执行写入动作、读出动作、及抹除动作。具体来说，定序器16基于从指令寄存器15C接收的写入指令对行解码器模块19、驱动器18、及感测放大器模块21进行控制，而将数据写入到由地址信息ADD指定出的多个存储单元晶体管。另外，定序器16基于从指令寄存器15C接收的读出指令对行解码器模块19、驱动器18、及感测放大器模块21进行控制，而从由地址信息ADD指定出的多个存储单元晶体管读出数据。电压产生电路17从半导体存储装置10的外部接收电源电压，并使用该电源电压产生写入动作、读出动作、及抹除动作所需的多个电压。电压产生电路17将产生的电压供给到存储单元阵列11、驱动器18、及感测放大器模块21等。驱动器18从电压产生电路17接收多个电压。驱动器18经由多个信号线将由电压产生电路17供给的多个电压中与读出动作、写入动作、及抹除动作对应而选择的多个电压供给到行解码器模块19。行解码器模块19从地址寄存器15B接收行地址，并对该行地址进行解码。行解码器模块19基于行地址的解码结果选择区块BLK的任一个，进而选择所选择的区块BLK内的字线。进而，行解码器模块19将从驱动器18供给的多个电压传输到所选择的区块BLK。列解码器20从地址寄存器15B接收列地址，并对该列地址进行解码。列解码器20基于列地址的本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备：/n第1绝缘层，设置在衬底上；/n第1导电层，设置在所述第1绝缘层内；/n第2导电层，在所述第1绝缘层内与所述第1导电层相邻而设；及/n接触插塞，连接于所述第1导电层的上表面；且/n在与所述衬底正交的第1方向上与所述接触插塞重叠的所述第1及第2导电层的上表面比所述第1绝缘层的上表面低。/n

【技术特征摘要】
20190917 JP 2019-1683721.一种半导体存储装置，具备：
第1绝缘层，设置在衬底上；
第1导电层，设置在所述第1绝缘层内；
第2导电层，在所述第1绝缘层内与所述第1导电层相邻而设；及
接触插塞，连接于所述第1导电层的上表面；且
在与所述衬底正交的第1方向上与所述接触插塞重叠的所述第1及第2导电层的上表面比所述第1绝缘层的上表面低。


2.根据权利要求1所述的半导体存储装置，还具备在所述第1绝缘层内与所述第2导电层相邻而设的第3导电层，且
所述第1及第2导电层的上表面比所述第3导电层的上表面低。


3.根据权利要求2所述的半导体存储装置，其中所述第1至第3导电层沿与所述第1方向正交的第2方向延伸，且沿与所述第1及第2方向正交的第3方向排列。


4.根据权利要求1至3中任一项所述的半导体存储装置，其中所述接触插塞具有沿所述第1方向延伸的柱形状，所述接触插塞靠近所述第1导电层的第1直径小于与所述第1直径相比远离所述第1导电层的接触插塞的第2直径。


5.根据权利要求1至3中任一项所述的半导体存储装置，还具备在所述第...

【专利技术属性】
技术研发人员：吉田树誉满，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：日本;JP