存储器器件制造技术

实施方式提供一种能够提高特性的存储器器件。实施方式的存储器器件包含：积层体(200)，包含衬底(20)的上方的第1、第2及第3导电层(21A、21B、21C)、及积层在导电层(21C)的上方的第4导电层(23)；存储器柱(MP)，在区域(R1)内沿Z方向在积层体内(200)及导电层(21B、21C)内延伸，且包含有在Y方向上与导电层(21B)连接的半导体层(31)；存储单元(MC)，分别设置在导电层(23)与存储器柱(MP)之间；及绝缘体(60)，设置在与第1区域(R1)在Y方向上排列的第2区域(R2)内，且在积层体(200)及导电层(21B、21C)内沿Z方向延伸。区域(R2)内的导电层(21C)的Z方向的尺寸(D2)大于区域(R1)内的导电层(21C)的Z方向的第2尺寸(D1)。

【技术实现步骤摘要】
存储器器件[相关申请案]本申请案享有以日本专利申请案2019-169365号(申请日：2019年9月18日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
实施方式涉及一种存储器器件。
技术介绍
三维构造的NAND(NotAnd，与非)型闪速存储器为人所周知。
技术实现思路
实施方式提供一种能够提高特性的存储器器件。实施方式的存储器器件包含：衬底；积层体，包含设置在第1方向上的所述衬底的上方的第1导电层、设置在所述第1导电层上的第2导电层、设置在所述第2导电层上的第3导电层、及设置在所述第1方向上的所述第3导电层的上方且沿所述第1方向积层的多个第4导电层；存储器柱，在第1区域内沿所述第1方向在所述积层体内及所述第2及第3导电层内延伸，且包含有在与所述第1方向交叉的第2方向上与所述第2导电层电连接的半导体层；多个存储单元，分别设置在所述第4导电层与所述存储器柱之间；及绝缘体，设置在与所述第1区域在所述第2方向上排列的第2区域内，在所述积层体内及所述第2及第3导电层内沿所述第1方向延伸；且所述第2区域内的所述第3导电层的所述第1方向的第1尺寸，大于所述第1区域内的所述第3导电层的所述第1方向的第2尺寸。附图说明图1是实施方式的存储器器件的框图。图2是实施方式的存储器器件的存储单元阵列的等效电路图。图3是表示实施方式的存储器器件的存储单元阵列的布局的一例的图。图4是表示实施方式的存储器器件的存储单元阵列的构造的截面图。图5是表示实施方式的存储器器件的存储单元的构造的一例的图。图6是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。图7是表示实施方式的存储器器件的制造方法的一步骤的俯视图。图8是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。图9是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。图10是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。图11是表示实施方式的存储器器件的制造方法的一步骤的俯视图。图12是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。图13是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。图14是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。图15是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。图16是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。图17是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。图18是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。图19是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。具体实施方式以下，参照附图对实施方式进行说明。各实施方式例示用以将专利技术的技术思想具体化的装置、方法。附图为示意性或概念性的图，各附图的尺寸及比率等未必与实际情况相同。本专利技术的技术思想并非由构成要素的形状、构造、配置等特定。[1]实施方式以下，参照图1至图19对实施方式的存储器器件及其制造方法进行说明。(a)构成例参照图1至图5对本实施方式的存储器器件的构成例进行说明。图1是表示本实施方式的存储器器件的构成例的框图。如图1所示，本实施方式的存储器器件1与存储器控制器2电性耦合。存储器控制器2将指令CMD、地址信息ADD及各种控制信号CNT发送至本实施方式的存储器器件1。存储器器件1接收指令CMD、地址信息ADD及各种控制信号CNT。数据DAT在存储器器件1与存储器控制器2之间传送。以下，写入动作时从存储器控制器2传送至存储器器件1的数据DAT称为写入数据。写入数据DAT写入至存储器器件1内。读出动作时从存储器器件1传送至存储器控制器2的数据DAT称为读出数据。读出数据DAT被从存储器器件1读出。本实施方式的存储器器件1例如包含存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器电路14、行控制电路15、及感测放大器电路16。存储单元阵列10存储数据。在存储单元阵列10内设置有多条位线及多条字线。存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK为多个存储单元的集合，例如作为数据的抹除单位使用。各存储单元与1条位线及1条字线建立关联。下文说明存储单元阵列10的构成。指令寄存器11保存来自存储器控制器2的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、及抹除动作等的命令。地址寄存器12保存来自存储器控制器2的地址信息ADD。地址信息ADD例如包含区块地址、页地址、及列地址。例如，区块地址、页地址、及列地址分别用于选择区块BLK、字线、及位线。以下，根据区块地址选择的区块称为选择区块。根据页地址选择的字线称为选择字线。定序器13控制存储器器件1全体的动作。例如，定序器13根据指令寄存器11内的指令CMD对驱动器电路14进行控制。驱动器电路14将在读出动作、写入动作、抹除动作等中使用的电压输出至存储单元阵列10。驱动器电路14根据地址寄存器12内的页地址，例如对与选择字线对应的配线施加特定电压。行控制电路15控制与存储单元阵列10的行相关的动作。行控制电路15根据地址寄存器12内的区块地址，选择存储单元阵列10内的1个区块BLK。行控制电路15例如将对与选择字线对应的配线施加的电压传送至选择区块BLK内的选择字线。感测放大器电路16控制与存储单元阵列10的列相关的动作。感测放大器电路16在写入动作中，根据来自存储器控制器2的写入数据DAT，对设置在存储单元阵列10内的各位线施加电压。感测放大器电路16在读出动作中，根据位线的电位(或有无产生电流)而判定存储单元中存储的数据。感测放大器电路16将基于该判定结果的数据作为读出数据DAT传送至存储器控制器2。例如，存储器器件1为NAND型闪速存储器。该情况下，存储器器件1与存储器控制器2之间的通信例如通过NAND接口标准支持。例如，在存储器器件1与存储器控制器2之间的通信中，使用指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、准备忙碌信号RBn、及输入输出信号IO。指令锁存使能信号CLE是表示存储器器件1接收到的输入输出信号IO为指令CMD的信号。地址锁存使能信号ALE是表示存储器器件1接收到的信号IO为地址信息ADD的信号。写入使能信号WEn是对存储器器件1命令进行输入输出信号IO的输入的信号。读出使能信号REn是对存储器器件1命令进行输入输出信号I/O的输出的信号。准备忙碌信号RBn是对存储器控制器2通知存储器器件1受理来自存储器控制器2的命令的准备状态、或不受理命令的忙碌状态的信号。输入输出信号IO例如为8比特宽度的信号，可包含指令CMD、地址信息ADD、数据D本文档来自技高网...

【技术保护点】
1.一种存储器器件，具备：/n衬底；/n积层体，包含设置在第1方向上的所述衬底的上方的第1导电层、/n设置在所述第1导电层上的第2导电层、/n设置在所述第2导电层上的第3导电层、/n设置在所述第1方向上的所述第3导电层的上方，且沿所述第1方向积层的多个第4导电层；/n存储器柱，在第1区域内沿所述第1方向在所述积层体内及所述第2及第3导电层内延伸，且包含有在与所述第1方向交叉的第2方向上与所述第2导电层电连接的半导体层；/n多个存储单元，分别设置在所述第4导电层与所述存储器柱之间；及/n绝缘体，设置在与所述第1区域在所述第2方向上排列的第2区域内，在所述积层体内及所述第2及第3导电层内在所述第1方向上延伸；且/n所述第2区域内的所述第3导电层的所述第1方向的第1尺寸大于所述第1区域内的所述第3导电层的所述第1方向的第2尺寸。/n

【技术特征摘要】
20190918 JP 2019-1693651.一种存储器器件，具备：
衬底；
积层体，包含设置在第1方向上的所述衬底的上方的第1导电层、
设置在所述第1导电层上的第2导电层、
设置在所述第2导电层上的第3导电层、
设置在所述第1方向上的所述第3导电层的上方，且沿所述第1方向积层的多个第4导电层；
存储器柱，在第1区域内沿所述第1方向在所述积层体内及所述第2及第3导电层内延伸，且包含有在与所述第1方向交叉的第2方向上与所述第2导电层电连接的半导体层；
多个存储单元，分别设置在所述第4导电层与所述存储器柱之间；及
绝缘体，设置在与所述第1区域在所述第2方向上排列的第2区域内，在所述积层体内及所述第2及第3导电层内在所述第1方向上延伸；且
所述第2区域内的所述第3导电层的所述第1方向的第1尺寸大于所述第1区域内的所述第3导电层的所述第1方向的第2尺寸。


2.根据权利要求1所述的存...

【专利技术属性】
技术研发人员：小林茂樹，松田徹，石原英恵，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：日本;JP