半导体存储器装置及其制造方法制造方法及图纸

本公开涉及一种半导体存储器装置，该半导体存储器装置包括：层叠件，设置在由单元区域和连接区域限定的衬底上方；沟道结构，穿过单元区域中的层叠件；以及狭缝，限定在层叠件中。该层叠件包括：第一介电层，在单元区域和连接区域中分隔地堆叠；电极层，在单元区域中以及与狭缝相邻的连接区域的外围中与第一介电层交替设置；以及第二介电层，在远离狭缝的连接区域的中央部分中与第一介电层交替设置。连接区域中狭缝之间的距离大于单元区域中狭缝之间的距离，并且在连接区域的外围和中央部分之间的边界处，设置在相同层上的电极层和第二介电层彼此接触。

【技术实现步骤摘要】
半导体存储器装置及其制造方法相关申请的交叉引用本申请要求于2019年7月15日向韩国知识产权局提交的申请号为10-2019-0085409的韩国专利申请的优先权，该韩国专利申请的全部内容通过引用并入本文。
各个实施例总体涉及一种半导体存储器装置，并且更特别地，涉及一种具有三维结构的半导体存储器装置及其制造方法。
技术介绍
为了满足消费者需求的优异性能和低价格，必须增加半导体装置的集成度。在二维(2D)或平面半导体存储器装置的情况下，因为其集成度主要由单位存储器单元所占据的面积来决定，所以集成度受到精细图案形成技术的复杂性的很大影响。然而，形成精细图案需要非常昂贵的设备，因此虽然2D半导体存储器装置的集成度正在增加，但仍然受到限制。作为克服这种限制的可选方案，一种具有三维结构的半导体存储器装置已被提出，该具有三维结构的半导体存储器装置包括三维布置的存储器单元。
技术实现思路
在实施例中，一种半导体存储器装置可包括：层叠件，设置在衬底上方并具有单元区域和连接区域；多个沟道结构，穿过单元区域中的层叠件；以及多个狭缝。层叠件可包括：多个第一介电层；多个电极层，在单元区域中和连接区域的外围中与多个第一介电层交替堆叠；以及多个第二介电层，在连接区域的中央与多个第一介电层交替堆叠。连接区域中狭缝之间的距离可大于单元区域中狭缝之间的距离。在连接区域的外围与中央之间的交叉处，多个电极层中的一个电极层和多个第二介电层中的一个第二介电层可彼此接触。在实施例中，一种半导体存储器装置可包括：存储器结构，设置在第一衬底上方；以及逻辑结构，设置在第二衬底上方。该存储器结构可包括：层叠件，设置在第一衬底上方并具有单元区域和连接区域；多个沟道结构，穿过单元区域中的层叠件；以及多个狭缝。层叠件可包括：多个第一介电层；多个电极层，在单元区域中和连接区域的外围中与多个第一介电层交替堆叠；以及多个第二介电层，在连接区域的中央与多个第一介电层交替堆叠。连接区域中狭缝之间的距离可大于单元区域中狭缝之间的距离。在连接区域的外围与中央之间的交叉处，多个电极层中的一个电极层和多个第二介电层中的一个第二介电层可彼此接触。在实施例中，一种制造半导体存储器装置的方法可包括：通过在具有单元区域和连接区域的衬底上方交替堆叠多个第一介电层和多个第二介电层来形成预制层叠件；形成穿过预制层叠件的多个狭缝，使得连接区域中狭缝之间的距离大于单元区域中狭缝之间的距离；通过经由狭缝注入用于去除第二介电层的蚀刻溶液，去除单元区域中的第二介电层以及与狭缝相邻的连接区域的外围中的第二介电层，同时保留连接区域的中央的第二介电层；并且在去除了第二介电层的空间中形成电极层。附图说明图1是示出根据本公开的实施例的半导体存储器装置的示例的框图。图2是示出根据本公开的实施例的图1所示的存储块的示例的等效电路图。图3是示出根据本公开的实施例的半导体存储器装置的一部分的示例的俯视图。图4是根据本公开的实施例的沿图3的线A-A'截取的截面图。图5是根据本公开的实施例的沿图3的线B-B'截取的截面图。图6是根据本公开的实施例的沿图3的线C-C'截取的截面图。图7A是示出根据本公开的实施例的半导体存储器装置的示例的俯视图。图7B是根据本公开的实施例的沿图7A的线D-D'截取的截面图。图8A是示出根据本公开的实施例的半导体存储器装置的示例的俯视图。图8B是根据本公开的实施例的沿图8A的线E-E'截取的截面图。图9和图10是示出根据本公开的实施例的半导体存储器装置的示例的俯视图。图11是示出根据本公开的实施例的半导体存储器装置的示例的截面图。图12是示出根据本公开的实施例的半导体存储器装置的示例的俯视图。图13是根据本公开的实施例的沿图12的线F-F'截取的截面图。图14是示出根据本公开的实施例的半导体存储器装置的示例的俯视图。图15是根据本公开的实施例的沿图14的线G-G'截取的截面图。图16A至图16C是帮助说明根据本公开的实施例的半导体存储器装置的截面图的示图。图17A至图20A是帮助说明根据本公开的实施例的制造半导体存储器装置的方法的俯视图的示例。图17B至图20B是根据本公开的实施例的沿图17A至图20A的线H-H'截取的截面图。图17C至图20C是根据本公开的实施例的沿图17A至图20A的线I-I'截取的截面图。图21A至图25A是帮助说明与本公开有关的制造半导体存储器装置的方法的俯视图的示例。图21B至图25B是根据本公开的实施例的沿图21A至图25A的线J-J'截取的截面图。图26是示意性地示出根据本公开的实施例的包括半导体存储器装置的存储器系统的示图。图27是示意性地示出根据本公开的实施例的包括半导体存储器装置的计算系统的示例的代表的框图。具体实施方式通过本文中下面参照附图描述的示例性实施例的说明，本公开的优点和特征以及实现优点和特征的方法将变得显而易见。然而，本公开不限于在本文中所公开的示例性实施例，而是可以各种不同的方式来实施。本公开的示例性实施例向本领域技术人员传达本公开的范围。描述本公开的实施例的附图中给出的元件的图形、尺寸、比率、角度、数量仅仅是说明性的，而非限制性的。在整个说明书中，相同的附图标记指代相同的元件。在描述本公开时，当确定公知的相关技术的详细描述可能使本公开的主旨或清晰性变得模糊时，将省略该公知的相关技术的详细描述。将理解的是，除非另有特别说明，否则说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应被解释为限于其后列出的方式。除非另有特别说明，否则在提及单数名词时使用不定冠词或定冠词(例如，“一”、“一个”、“该”)的情况下，该冠词可包括该名词的复数形式。即使在没有明确说明的情况下，本公开的实施例也应被解释为包括误差容限。而且，在描述本公开的组件时，可使用如第一、第二、A、B、(a)和(b)的术语。这些只是为了将一个组件与另一组件区分开的目的，并且不意指或暗示这些组件的本质、顺序、序列或数量。而且，本公开的实施例中的元件不受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，如在本文中所使用的，在本公开的技术构思内，第一元件可以是第二元件。如果组件被描述为“连接”、“联接”或“链接”到另一组件，这表示组件不仅可以直接“连接”、“联接”或“链接”，而且还可以经由第三组件间接“连接”、“联接”或“链接”。在描述诸如“元件B上的元件A”、“元件B上方的元件A”、“元件B下方的元件A”和“元件B附近的元件A”的位置关系时，除非明确使用术语“直接地”或“紧接地”，否则另一元件C可设置在元件A与元件B之间。而且，本公开的实施例中的元件不受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，如在本文中所使用的，在本公开的技术构思内，第一元件可以是第二元件。本公开的各个示例本文档来自技高网...

【技术保护点】
1.一种半导体存储器装置，包括：/n层叠件，设置在衬底上方并具有单元区域和连接区域；/n多个沟道结构，穿过所述单元区域中的所述层叠件；以及/n多个狭缝，/n所述层叠件包括：/n多个第一介电层；/n多个电极层，在所述单元区域中和所述连接区域的外围中与所述多个第一介电层交替堆叠；以及/n多个第二介电层，在所述连接区域的中央与所述多个第一介电层交替堆叠，/n其中所述连接区域中狭缝之间的距离大于所述单元区域中狭缝之间的距离，并且/n其中在所述连接区域的外围与中央的交叉处，所述多个电极层中的一个电极层和所述多个第二介电层中的一个第二介电层彼此接触。/n

【技术特征摘要】
20190715 KR 10-2019-00854091.一种半导体存储器装置，包括：
层叠件，设置在衬底上方并具有单元区域和连接区域；
多个沟道结构，穿过所述单元区域中的所述层叠件；以及
多个狭缝，
所述层叠件包括：
多个第一介电层；
多个电极层，在所述单元区域中和所述连接区域的外围中与所述多个第一介电层交替堆叠；以及
多个第二介电层，在所述连接区域的中央与所述多个第一介电层交替堆叠，
其中所述连接区域中狭缝之间的距离大于所述单元区域中狭缝之间的距离，并且
其中在所述连接区域的外围与中央的交叉处，所述多个电极层中的一个电极层和所述多个第二介电层中的一个第二介电层彼此接触。


2.根据权利要求1所述的半导体存储器装置，进一步包括：
多个接触插塞，穿过所述连接区域的中央的第一介电层和第二介电层。


3.根据权利要求1所述的半导体存储器装置，进一步包括：
多条位线，设置在所述层叠件上方并通过多个位线接触部连接到所述多个沟道结构，
其中所述多条位线在第二方向上延伸并且在第一方向上间隔开，所述第一方向与所述第二方向交叉。


4.根据权利要求3所述的半导体存储器装置，
其中所述单元区域包括在所述第一方向上彼此间隔开的第一单元区域和第二单元区域，
其中所述连接区域设置在所述第一单元区域和所述第二单元区域之间，并且
其中所述狭缝包括：
多个第一狭缝，在所述第一单元区域和所述第二单元区域以及所述连接区域中在所述第一方向上延伸，并且在所述第二方向上间隔开；以及
多个第二狭缝，在所述第一单元区域和所述第二单元区域中在所述第一方向上延伸，
其中所述多个第二狭缝中的至少一个第二狭缝位于所述第一单元区域和所述第二单元区域中相邻的第一狭缝之间。


5.根据权利要求4所述的半导体存储器装置，其中所述第一狭缝以存储块为单位来划分所述层叠件和沟道结构。


6.根据权利要求4所述的半导体存储器装置，其中第二狭缝在所述第一单元区域和所述第二单元区域中以小于存储块的单位来划分所述层叠件和沟道结构。


7.根据权利要求1所述的半导体存储器装置，
其中电极层包括多条漏极选择线、多条源极选择线以及设置在所述漏极选择线和所述源极选择线之间的多条字线，并且
其中所述漏极选择线中的至少一条漏极选择线从所述连接区域中被切除。


8.根据权利要求7所述的半导体存储器装置，其中所述层叠件具有台阶结构，所述台阶结构在第一单元区域和第二单元区域的与所述连接区域相邻的端部具有所述漏极选择线的多个焊盘区域。


9.根据权利要求7所述的半导体存储器装置，其中所述层叠件具有台阶结构，所述台阶结构在所述连接区域的与第一单元区域和第二单元区域相邻的端部具有所述漏极选择线的多个焊盘区域。


10.根据权利要求3所述的半导体存储器装置，
其中所述单元区域包括在所述第二方向上彼此间隔开的第一单元区域和第二单元区域，
其中所述连接区域设置在所述第一单元区域和所述第二单元区域之间，并且
其中所述狭缝在所述第一方向上延伸并且在所述第二方向上间隔开。


11.根据权利要求3所述的半导体存储器装置，进一步包括：
细长区域，在所述第二方向上与所述连接区域相邻，
其中所述单元区域在所述第一方向上与...

【专利技术属性】
技术研发人员：吴星来，金东赫，朴泰成，丁寿男，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR