3D存储器件的制造方法技术

本申请公开了一种3D存储器件的制造方法。该制造方法包括：在衬底上形成叠层结构，包括交替堆叠的层间介质层与层间牺牲层；形成穿过叠层结构的沟道孔；形成位于沟道孔内的功能层以及沟道层；形成覆盖沟道层的掺杂层；以及对掺杂层退火，以便于掺杂层中的杂质进入沟道层中。该制造方法通过利用掺杂层向沟道层提供掺杂杂质，实现了沟道层的低浓度掺杂，从而在提高沟道电流的同时，降低了对3D存储器件其他电学性能的影响。

【技术实现步骤摘要】
3D存储器件的制造方法
本专利技术涉及存储器技术，更具体地，涉及3D存储器件的制造方法。
技术介绍
半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。该3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。在3D存储器件中，一般采用栅叠层结构以及沟道柱提供选择晶体管和存储晶体管，采用导电通道形成外围电路与存储串的互联。其中，沟道柱形成在沟道孔内，每个沟道柱具有沟道层，作为电流路径，流经沟道层的电路被称为沟道电流。然而，随着3D存储器件的层数不断增加，沟道电流会逐渐减小，对3D存储器件的读写等操作造成了影响。因此，希望进一步改进3D存储器件的制造工艺，从而在提高沟道电流的同时，降低对3D存储器件其他电学性能的影响。
技术实现思路
本专利技术的目的是提供一种改进的3D存储器件的制造方法，通过利用掺杂层向半导体层提供掺杂杂质的方法，实现了沟道层的低浓度掺杂，从而在提高沟道电流的同时，降低了对3D存储器件其他电学性能的影响。根据本专利技术实施例提供的一种3D存储器件的制造方法，该制造方法包括：在衬底上形成叠层结构，包括交替堆叠的层间介质层与层间牺牲层；形成穿过所述叠层结构的沟道孔；形成位于所述沟道孔内的功能层以及沟道层；形成覆盖所述沟道层的掺杂层；以及对所述掺杂层退火，以便于所述掺杂层中的杂质进入所述沟道层中。优选地，所述功能层包括沿沟道孔径向朝内的方向依次排布的栅介质层、电荷存储层以及隧穿介质层。优选地，在对所述掺杂层退火之前，所述沟道层为非晶态结构。优选地，所述制造方法还包括：对所述沟道层进行热处理，以便于将所述沟道层的非晶态结构转换成多晶态结构或单晶态结构。优选地，所述热处理在对所述掺杂层退火后进行；或者所述热处理与对所述掺杂层退火在同一步骤中完成。优选地，还包括：在所述沟道层与所述掺杂层之间形成介质层，在对所述掺杂层退火的步骤中，所述掺杂层中的杂质经过所述介质层进入所述沟道层。优选地，在对所述掺杂层退火的步骤之后，所述制造方法还包括：对所述沟道层进行退火。优选地，其中，所述沟道层的材料包括多晶硅。优选地，在形成所述掺杂层的步骤之前，所述制造方法还包括：对所述沟道层进行减薄。优选地，在对所述掺杂层退火的步骤之后，还包括：去除所述掺杂层；以及对所述沟道层进行减薄。优选地，其中，所述掺杂层的材料包括磷硅玻璃。优选地，所述掺杂层中的杂质包括P型杂质或者N型杂质。根据本专利技术实施例的3D存储器件的制造方法，通过形成覆盖沟道层的掺杂层，并对掺杂层进行退火，以便于掺杂层的杂质进入沟道层中，从而实现对沟道层的低浓度掺杂，提高了3D存储器件的沟道电流。由于沟道层中的掺杂浓度较低，因此不会对3D存储器件的阈值电压与亚阈值摆幅有较大的影响，保证了3D存储器件的电压特性。进一步的，通过形成非晶态结构的沟道层，在对掺杂层退火的步骤中，非晶态结构的沟道层有利于掺杂的充分扩散，获得更好的径向均一性。进一步的，通过对沟道层进行热处理，使得非晶态结构的沟道层转变成单晶态结构或者多晶态结构的沟道层，由于在晶态转变的过程中发生了晶格重构，更有利于掺杂杂质在沟道层中进行替位，从而获得更好的激活效果。进一步的，通过将对沟道层的热处理与对掺杂层退火在同一步骤中完成，不但能够使得掺杂杂质在沟道层中的扩散与激活相互促进，还提高了3D存储器件的生产效率。进一步的，通过在沟道层与掺杂层之间设置介质层，使得掺杂层中的掺杂杂质需要通过介质层进入沟道层，有利于沟道层中的掺杂浓度调节。因此，根据本专利技术实施例的3D存储器件的制造方法提高了产品良率和可靠性。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。图1a和1b分别示出了3D存储器件的存储单元串的电路图和结构示意图。图2示出了3D存储器件的透视图。图3至图6示出了本专利技术实施例的3D存储器件制造方法的各个阶段的结构图。具体实施方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。本专利技术可以各种形式呈现，以下将描述其中一些示例。图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本专利技术不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源线(Source-Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管(漏极侧选择晶体管)Q1、存储晶体管M1至M4以及第二选择晶体管(源极侧选择晶体管)Q2。第一选择晶体管Q1的栅极连接至漏极选择栅线(SelectionGateforDrain,SGD)，又称顶部栅选择线。第二选择晶体管Q2的栅极连接至源极选择栅线(SelectionGateforSource,SGS)，又称底部栅选择线。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括顶部栅极导体层122和底部栅极到体层123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱本文档来自技高网...

【技术保护点】
1.一种3D存储器件的制造方法，包括：/n在衬底上形成叠层结构，包括交替堆叠的层间介质层与层间牺牲层；/n形成穿过所述叠层结构的沟道孔；/n形成位于所述沟道孔内的功能层以及沟道层；/n形成覆盖所述沟道层的掺杂层；以及/n对所述掺杂层退火，以便于所述掺杂层中的杂质进入所述沟道层中。/n

【技术特征摘要】
1.一种3D存储器件的制造方法，包括：
在衬底上形成叠层结构，包括交替堆叠的层间介质层与层间牺牲层；
形成穿过所述叠层结构的沟道孔；
形成位于所述沟道孔内的功能层以及沟道层；
形成覆盖所述沟道层的掺杂层；以及
对所述掺杂层退火，以便于所述掺杂层中的杂质进入所述沟道层中。


2.根据权利要求1所述的制造方法，其中，所述功能层包括沿沟道孔径向朝内的方向依次排布的栅介质层、电荷存储层以及隧穿介质层。


3.根据权利要求1所述的制造方法，其中，在对所述掺杂层退火之前，所述沟道层包括非晶态结构。


4.根据权利要求3所述的制造方法，所述制造方法还包括：对所述沟道层进行热处理，以便于将所述沟道层的非晶态结构转换成多晶态结构或单晶态结构。


5.根据权利要求4所述的制造方法，其中，所述热处理在对所述掺杂层退火后进行；
或者所述热处理与对所述掺杂层退火在同一步骤中进行。


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【专利技术属性】
技术研发人员：刘磊，周文犀，夏志良，李姗，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42