公开了一种三维半导体装置。所述三维半导体装置可以包括在第一方向上彼此分离的第一堆叠件和第二堆叠件，堆叠件中的每个包括垂直堆叠在基底上的电极。所述三维半导体装置还可以包括：垂直沟道结构，穿透电极并且连接到基底；层间绝缘层，位于垂直沟道结构的顶表面上；以及支撑图案，位于第一堆叠件与第二堆叠件的相对侧壁之间并且位于层间绝缘层中。支撑图案的底表面可以定位在比电极中的最上面的电极的顶表面的水平高的水平处。
【技术实现步骤摘要】
三维半导体装置本专利申请要求于2019年7月15日在韩国知识产权局提交的第10-2019-0085255号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
本公开涉及三维半导体装置，具体地，涉及具有提高的可靠性和集成度的三维半导体装置。
技术介绍
为了解决消费者对提高性能和降低价格的需求，期望提高半导体装置的集成度。在半导体装置中，由于集成度是决定产品价格的重要因素，所以尤其期望提高的集成度。在二维或平面半导体装置中，集成度主要由单位存储器单元所占据的面积决定。如此，二维半导体装置的集成度受到精细图案形成技术的水平的影响。提高图案精细度可能需要昂贵的处理设备，这在某些情况下可能是极其昂贵的。该成本对提高二维或平面半导体装置的集成度设置了实际限制。近来已经提出了包括三维布置的存储器单元的三维半导体存储器装置，以克服在二维或平面半导体装置中提高集成度的高成本。
技术实现思路
本公开的各方面提供了具有提高的可靠性的三维半导体装置。根据专利技术构思的一些实施例，三维半导体装置可以包括在第一方向上彼此分离的第一堆叠件和第二堆叠件，第一堆叠件和第二堆叠件中的每个包括垂直堆叠在基底上的电极。所述三维半导体装置可以包括：垂直沟道结构，穿透电极并且连接到基底；层间绝缘层，位于垂直沟道结构的顶表面上；以及支撑图案，位于第一堆叠件与第二堆叠件的相对侧壁之间并且位于层间绝缘层中。支撑图案的底表面可以定位在比电极中的最上面的电极的顶表面的水平高的水平处。根据专利技术构思的一些实施例，三维半导体装置可以包括沿第一方向延伸并且在与第一方向交叉的第二方向上彼此间隔开的第一堆叠件和第二堆叠件。第一堆叠件和第二堆叠件中的每个包括垂直堆叠在基底上的电极，并且支撑图案位于第一堆叠件与第二堆叠件的相对侧壁之间并且在第一方向上布置。每个支撑图案包括第一对相对侧壁和第二对相对侧壁。所述三维半导体装置还包括位于该对堆叠件之间并且与支撑图案的底表面和支撑图案的所述第一对相对侧壁接触的电极分离结构。支撑图案的所述第二对相对侧壁可以与电极分离结构的侧壁对齐，并且支撑图案在第二方向上的宽度可以随着距基底的距离的增大而增大。根据专利技术构思的一些实施例，三维半导体装置可以包括：基底，包括在第一方向上布置的单元阵列区和连接区；第一堆叠件和第二堆叠件，各自包括交替地堆叠在基底上的电极和绝缘层，并且各自在连接区上具有阶梯式结构。所述三维半导体装置还可以包括：垂直沟道结构，位于单元阵列区上，穿透第一堆叠件和第二堆叠件并且连接到基底；虚设垂直结构，位于连接区上且穿透第一堆叠件和第二堆叠件；层间绝缘层，与垂直沟道结构和虚设垂直结构接触；位线，位于层间绝缘层上并且电连接到垂直沟道结构；单元接触件，位于连接区上，穿透层间绝缘层并且各自结合到相应的电极；支撑图案，位于第一堆叠件和第二堆叠件的相对侧壁之间并且位于层间绝缘层中；以及电极分离结构，位于第一堆叠件和第二堆叠件之间的区域中并且覆盖支撑图案的底表面和侧表面。支撑图案可以具有顶表面和底表面，所述顶表面位于比位线的底表面的水平低的水平处，所述底表面位于比电极中的最上面的电极的顶表面的水平高的水平处，并且支撑图案可以包括在垂直沟道结构之间的第一支撑图案和在单元接触件之间的第二支撑图案。附图说明为了帮助理解在这里公开的专利技术构思，提供了实施例的示例。通过以下结合附图进行的简要描述，将更清楚地理解这些示例实施例。附图表示如在这里所描述的非限制性示例实施例。图1是示意性地示出根据专利技术构思的一些实施例的三维半导体装置的单元阵列的电路图。图2是示出根据专利技术构思的一些实施例的三维半导体装置的平面图。图3A、图3B、图3C和图3D是分别沿着图2的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。图4A和图4B是示出图3A的部分“AA”的放大图。图5是沿着图2的线D-D'截取以示出根据专利技术构思的一些实施例的三维半导体装置的剖视图。图6是示出根据专利技术构思的一些实施例的三维半导体装置的平面图。图7A和图7B是分别沿着图6的线A-A'和B-B'截取的剖视图。图8是示出根据专利技术构思的一些实施例的三维半导体装置的平面图。图9A和图9B是分别沿着图8的线A-A'和线B-B'截取的剖视图。图10、图12、图14、图16、图18、图20、图22、图24和图26是示出根据专利技术构思的一些实施例的制造三维半导体装置的方法的平面图。图11A、图13A、图15A、图17A、图19A、图21A、图23A、图25A和图27A是分别沿着图10、图12、图14、图16、图18、图20、图22、图24和图26的线A-A'截取的剖视图。图11B、图13B、图15B、图17B、图19B、图21B、图23B、图25B和图27B是分别沿着图10、图12、图14、图16、图18、图20、图22、图24和图26的线B-B'截取的剖视图。图21C、图23C、图25C和图27C是分别沿着图20、图22、图24和图26的线C-C'截取的剖视图。应该注意的是，这些附图意图示出在示例实施例中使用的方法、结构和/或材料的一般特性，并且意图补充下面提供的书面描述。然而，这些附图不是按比例的，并且可能不精确地反映任何给定实施例的精确结构或性能特性，并且不应被解释为限定或限制示例实施例所包含的值或性质的范围。例如，为了清楚起见，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和定位。在各个附图中使用相似或相同的附图标记意图指示相似或相同的元件或特征的存在。具体实施方式现在将参照附图更充分地描述专利技术构思的示例实施例，在附图中示出了示例实施例。图1是示意性地示出根据专利技术构思的一些实施例的三维半导体装置的单元阵列的电路图。参照图1，根据专利技术构思的一些实施例的三维半导体装置的单元阵列可以包括至少一条共源线CSL、多条位线BL和多个单元串CSTR，多个单元串CSTR设置在共源线CSL与位线BL之间。在图1中示出的示例中，设置了多条共源线CSL，但是本公开不限于此。位线BL可以彼此平行地延伸，并且多个单元串CSTR可以并联连接到每条位线BL。单元串CSTR可以共同连接到至少一条共源线CSL。换言之，多个单元串CSTR可以设置在多条位线BL与至少一条共源线CSL之间。在一些实施例中，如图1中所示，多条共源线CSL可以彼此平行地延伸。在一些实施例中，共源线CSL可以被供应相同的电压，但是在其他实施例中，共源线CSL可以彼此电分离并且可以被独立地控制。每个单元串CSTR可以包括结合到共源线CSL的地选择晶体管GST、结合到位线BL的串选择晶体管SST以及布置在地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。在一些实施例中，地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可以串联连接。共源线CSL可以公共地连接到地选择晶体管GST的源极。地选择线GSL可以用作地选择晶体管GST的栅本文档来自技高网...
【技术保护点】
1.一种三维半导体装置，所述三维半导体装置包括：/n第一堆叠件和第二堆叠件，在第一方向上彼此分离，第一堆叠件和第二堆叠件中的每个包括垂直堆叠在基底上的电极；/n垂直沟道结构，穿透电极并且连接到基底；/n层间绝缘层，位于垂直沟道结构的顶表面上；以及/n支撑图案，位于第一堆叠件与第二堆叠件的相对侧壁之间并且位于层间绝缘层中，/n其中，支撑图案的底表面定位在比电极中的最上面的电极的顶表面的水平高的水平处。/n
【技术特征摘要】
20190715 KR 10-2019-00852551.一种三维半导体装置，所述三维半导体装置包括：
第一堆叠件和第二堆叠件，在第一方向上彼此分离，第一堆叠件和第二堆叠件中的每个包括垂直堆叠在基底上的电极；
垂直沟道结构，穿透电极并且连接到基底；
层间绝缘层，位于垂直沟道结构的顶表面上；以及
支撑图案，位于第一堆叠件与第二堆叠件的相对侧壁之间并且位于层间绝缘层中，
其中，支撑图案的底表面定位在比电极中的最上面的电极的顶表面的水平高的水平处。
2.根据权利要求1所述的三维半导体装置，其中，支撑图案在第一方向上的宽度随着距基底的距离的增大而增大。
3.根据权利要求1所述的三维半导体装置，其中，第一堆叠件和第二堆叠件中的每个还包括绝缘层，
其中，电极和绝缘层交替地堆叠，并且
其中，支撑图案与绝缘层中的位于最上面的电极的顶表面上的最上面的绝缘层直接接触。
4.根据权利要求1所述的三维半导体装置，所述三维半导体装置还包括将垂直沟道结构彼此电连接的位线，其中，支撑图案的顶表面定位在比位线的底表面的水平低的水平处。
5.根据权利要求1所述的三维半导体装置，所述三维半导体装置还包括位于第一堆叠件与第二堆叠件之间并且与支撑图案的底表面和侧表面接触的电极分离结构。
6.根据权利要求5所述的三维半导体装置，其中，支撑图案的顶表面在第一方向上的宽度等于电极分离结构的顶表面在第一方向上的宽度。
7.根据权利要求5所述的三维半导体装置，其中，支撑图案的顶表面与电极分离结构的顶表面共面。
8.根据权利要求1所述的三维半导体装置，所述三维半导体装置还包括在垂直于第一方向的第二方向上与最上面的电极交叉的绝缘分离图案。
9.根据权利要求1所述的三维半导体装置，其中，当在垂直于第一方向的第二方向上测量时，支撑图案的宽度随着距基底的距离的增大而减小。
10.根据权利要求1所述的三维半导体装置，其中，支撑图案被设置为限定从其底表面朝向其顶表面凹进的凹进部分。
11.根据权利要求1所述的三维半导体装置，其中，支撑图案包括远离基底垂直延伸的第一部分以及位于第一部分上并且在第一方向上水平延伸的第二部分。
12.一种三维半导体装置，所述三维半导体装置包括：
第一堆叠件和第二堆叠件，沿第一方向延伸并且在与第一方向交叉的第二方向上彼此间隔开，第一堆叠件和第二堆叠件中的每个包括垂直堆叠在基底上的电极；
多个支撑图案，位于第一堆叠件与第二堆叠件的相对侧壁之间并且在第一方向上布置，每个支撑图案包括第一对相对侧壁和第二对相对侧壁；以及
电极分离结构，位于第一堆叠...
【专利技术属性】
技术研发人员：宋柱鹤，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR
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