半导体存储装置及其制造方法制造方法及图纸

提供半导体存储装置及其制造方法，能够实现电特性的提高。半导体存储装置具有基板、第一层叠部、多个第一柱状部、第二层叠部、多个第二柱状部和第三层叠部。在所述第一层叠部，第一导电层和第一绝缘层沿所述基板的厚度方向交替地层叠。所述多个第一柱状体分别在所述第一层叠部内沿所述基板的厚度方向延伸。在所述第二层叠部，第二导电层和第二绝缘层沿所述基板的厚度方向交替地层叠。所述多个第二柱状体分别在所述第二层叠部内沿所述基板的厚度方向延伸。所述第三层叠部设置于所述第一方向上的所述第一层叠部和所述第二层叠部之间。在所述第三层叠部，第三绝缘层和包括与所述第三绝缘层不同的材料的第四绝缘层沿所述基板的厚度方向交替地层叠。

【技术实现步骤摘要】
半导体存储装置及其制造方法本申请以第2019－170456号日本专利申请(申请日：2019年9月19日)为基础并对其主张优先权。本申请通过引用该原专利申请而包含其全部内容。
本专利技术的实施方式涉及半导体存储装置及其制造方法。
技术介绍
已知有三维地层叠多个存储器单元而成的NAND型半导体存储装置。
技术实现思路
本专利技术的实施方式提供一种半导体存储装置及其制造方法，能够实现电特性的提高。实施方式的半导体存储装置具有基板、第一层叠部、多个第一柱状部、第二层叠部、多个第二柱状部和第三层叠部。在所述第一层叠部，第一导电层和第一绝缘层沿所述基板的厚度方向交替地层叠。在所述第一层叠部，越是远离所述基板的所述第一导电层，沿着所述基板的表面的第一方向上的所述第一导电层的第一侧的端部越位于在所述第一方向上靠近与所述第一侧相反的第二侧的位置。所述多个第一柱状体分别在所述第一层叠部内沿所述基板的厚度方向延伸。在所述第一柱状体和所述第一导电层的相交处形成有存储器单元晶体管。所述第二层叠部相对于所述第一层叠部设置于所述第二侧。在所述第二层叠部，第二导电层和第二绝缘层沿所述基板的厚度方向交替地层叠。在所述第二层叠部中，越是远离所述基板的所述第二导电层，所述第一方向上的所述第二导电层的所述第二侧的端部越位于靠近所述第一侧的位置。所述多个第二柱状体分别在所述第二层叠部内沿所述基板的厚度方向延伸。在所述第二柱状体和所述第二导电层的相交处形成有存储器单元晶体管。所述第三层叠部设置于所述第一方向上的所述第一层叠部和所述第二层叠部之间。在所述第三层叠部，第三绝缘层和包括与所述第三绝缘层不同的材料的第四绝缘层沿所述基板的厚度方向交替地层叠。附图说明图1是第一实施方式的半导体存储装置的俯视图。图2是第一实施方式的半导体存储装置的主要部分的概略结构图。图3是第一实施方式的半导体存储装置的存储器单元的俯视图。图4是第一实施方式的半导体存储装置的存储器单元的剖面图。图5～图11是表示第一实施方式的半导体存储装置的存储器单元的制造工序的一例的俯视图及剖面图。图12是第二实施方式的半导体存储装置的存储器单元的主要部分的俯视图。标号说明1…半导体存储装置；111…第一层叠部；112…第一导电层；113…第一绝缘层；121…第一柱状体；131…第二层叠部；132…第二导电层；133…第二绝缘层；141…第二柱状体；171…第三层叠部；172…第三绝缘层；173…第四绝缘层；X…方向(第二方向)；Y…方向(第一方向)；Z…方向(第三方向)。具体实施方式下面，参照附图对实施方式的半导体存储装置及半导体存储装置的制造方法进行说明。在下面的说明中，对相互具有相同或者相似的功能的结构标注相同的标号。有时对相互具有相同或者相似的功能的结构不重复说明。另外，在本说明书中记述的“平行”、“正交”、“相同”及“同等”，分别包括“大致平行”、“大致正交”、“大致相同”及“大致同等”的情况。在本说明书中记述的“连接”不限于物理地连接的情况，也包括电连接的情况。即，“连接”不限于两个部件直接接触的情况，还包括其他部件介入在两个部件之间的情况。在本说明书中记述的“接触”是指直接接触。在本说明书中记述的“重叠”、“面对”及“相邻”，不限于两个部件相互直接面对或者接触的情况，也包括在两个部件之间存在与这两个部件不同的部件的情况。(第一实施方式)下面，对第一实施方式的半导体存储装置1的结构进行说明。图1是半导体存储装置1的俯视图。如图1所示，半导体存储装置1具有硅基板(基板)11、第一层叠部111、多个第一柱状体121、第二层叠部131、多个第二柱状体141和第三层叠部171。半导体存储装置1除前述的结构部件外，还具有第一外围电路5、多个第二外围电路6、7和多个行解码器8。第一外围电路5、多个第二外围电路6、7及多个行解码器8分别形成于硅基板(基板)11的表面11a。在下面的说明中，X方向(第二方向)是指与硅基板11的表面11a平行的方向。硅基板11在从厚度方向观察时呈长方形。Y方向是指沿着硅基板11的长边的方向。Y方向(第一方向)是指与硅基板11的表面11a平行的方向，且与X方向相交的方向。例如，Y方向与X方向大致正交。X方向是指沿着硅基板11的短边的方向。Z方向是指硅基板11的厚度方向，且与X方向及Y方向相交的方向。例如，Z方向与X方向及Y方向大致正交。第一外围电路5是半导体存储装置1的外围电路，设置于在X方向上与硅基板11的长边11p相邻的区域12。第二外围电路6设置于区域13。区域13在X方向上与区域12的长边12q相邻，设置于Y方向的中心YC的第五侧。第二外围电路7设置于区域14。区域14在X方向上与硅基板11的长边11q相邻，设置于硅基板11的Y方向的中心YC的第五侧。在X方向的第二外围电路6、7之间设置有绝缘部18。绝缘部18与硅基板11的短边11r、11s分别连接，并沿Y方向延伸。绝缘部18例如由氧化硅(SiO2)形成。在X方向的第二外围电路6和绝缘部18之间设置有感测放大器部151、152。感测放大器部151、152在Y方向被第三绝缘部101-1隔开。在X方向的第二外围电路7和绝缘部18之间设有感测放大器部153、154。感测放大器部153、154在Y方向被第三绝缘部101-2隔开。存储器单元部161跨越在X方向上与感测放大器部151相邻的第二外围电路6和感测放大器部151的上方而设置。存储器单元部162跨越在X方向上与感测放大器部152相邻的第二外围电路6和感测放大器部152的上方而设置。存储器单元部163跨越在X方向上与感测放大器部153相邻的第二外围电路7和感测放大器部153的上方而设置。存储器单元部164跨越在X方向上与感测放大器部154相邻的第二外围电路7和感测放大器部154的上方而设置。在图1中，存储器单元部161、162、163、164用虚线表示。在Y方向上与感测放大器部151、152相邻的区域17、18分别设置有字线晶体管WTr。字线晶体管WTr具有多个行解码器8。在比Y方向的中心YC靠第六侧的硅基板11的表面11a，以中心YC为基准呈线对称地设置有与第五侧的构成要素相同的构成要素。图1示出了半导体存储装置1的主要部分的布局的一例，半导体存储装置1的主要部分的布局还可以适当变更。另外，从Z方向观察时，感测放大器部151、152、153、154可以和存储器单元部161、162、163、164不相互重叠。图2是表示半导体存储装置1的存储器单元部161、162和字线晶体管WTr和第三绝缘部101-1的相对位置的关系的概略俯视图。如图2所示，在字线晶体管WTr处，多个行解码器8沿X方向排列。存储器单元部161、162在X方向被第一狭缝181分割成多个块BLK。字线晶体管WTr的行解码器8连接于各BLK的存储器单元部161B及各BLK的存储器单元部162B。图3是半导体存储装置1的主本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，其具有：/n基板；/n第一层叠部，沿所述基板的厚度方向交替地层叠第一导电层和第一绝缘层，越是远离所述基板的所述第一导电层，沿着所述基板的表面的第一方向上的所述第一导电层的第一侧的端部越位于在所述第一方向上靠近与所述第一侧相反的第二侧的位置；/n多个第一柱状体，在所述第一层叠部内沿所述基板的厚度方向延伸，在和所述第一导电层的相交处分别形成有存储器单元晶体管；/n第二层叠部，相对于所述第一层叠部设置于所述第二侧，沿所述基板的厚度方向交替地层叠第二导电层和第二绝缘层，越是远离所述基板的所述第二导电层，所述第一方向上的所述第二导电层的所述第二侧的端部越位于靠近所述第一侧的位置；/n多个第二柱状体，在所述第二层叠部内沿所述基板的厚度方向延伸，在和所述第二导电层的相交处分别形成有存储器单元晶体管；以及/n第三层叠部，设置于所述第一方向上的所述第一层叠部和所述第二层叠部之间，沿所述基板的厚度方向交替地层叠第三绝缘层和包括与所述第三绝缘层不同的材料的第四绝缘层。/n

【技术特征摘要】
20190919 JP 2019-1704561.一种半导体存储装置，其具有：
基板；
第一层叠部，沿所述基板的厚度方向交替地层叠第一导电层和第一绝缘层，越是远离所述基板的所述第一导电层，沿着所述基板的表面的第一方向上的所述第一导电层的第一侧的端部越位于在所述第一方向上靠近与所述第一侧相反的第二侧的位置；
多个第一柱状体，在所述第一层叠部内沿所述基板的厚度方向延伸，在和所述第一导电层的相交处分别形成有存储器单元晶体管；
第二层叠部，相对于所述第一层叠部设置于所述第二侧，沿所述基板的厚度方向交替地层叠第二导电层和第二绝缘层，越是远离所述基板的所述第二导电层，所述第一方向上的所述第二导电层的所述第二侧的端部越位于靠近所述第一侧的位置；
多个第二柱状体，在所述第二层叠部内沿所述基板的厚度方向延伸，在和所述第二导电层的相交处分别形成有存储器单元晶体管；以及
第三层叠部，设置于所述第一方向上的所述第一层叠部和所述第二层叠部之间，沿所述基板的厚度方向交替地层叠第三绝缘层和包括与所述第三绝缘层不同的材料的第四绝缘层。


2.根据权利要求1所述的半导体存储装置，其中，
所述第三绝缘层包括与所述第一绝缘层及所述第二绝缘层相同的材料。


3.根据权利要求1所述的半导体存储装置，其中，
所述第三绝缘层与所述第一绝缘层及所述第二绝缘层连接，
所述第四绝缘层与所述第一导电层及所述第二导电层连接。


4.根据权利要求1所述的半导体存储装置，其中，
所述半导体存储装置还具有：
多个第一狭缝，在所述第一层叠部内，在沿着所述基板的表面且与所述第一方向相交的第二方向上隔开第一间隔而配置，分别相对于所述基板的表面立起设置；
多个第二狭缝，在所述第二层叠部内，在所述第二方向上隔开所述第一间隔而配置，分别相对于所述基板的表面立起设置，
所述第三层叠部包括在所述第一方向上设置于所述多个第一狭缝和所述多个第二狭缝之间的部分。


5.根据权利要求4所述的半导体存储装置，其中，
所述多个第一狭缝中包含的至少一个第一狭缝，包括比所述第一导电层的所述第二侧的端部更向所述第二侧突出且位于所述第三层叠部内的部分，
所述多个第二狭缝中包含的至少一个第二狭缝，包括比所述第二导电层的所述第一侧的端部更向所述第一侧突出且位于所述第三层叠部内的部分。


6.根据权利要求5所述的半导体存储装置，其中，
所述半导体存储装置还具有：
第一膜，设置于所述多个第一狭缝各自的所述第二侧的端面和与该端面相连的侧面的部分区域，针对可以将所述第四绝缘层去除的至少一种蚀刻剂，比所述第四绝缘层更具耐受性；
第二膜，设置于所述多个第二狭缝各自的所述第一侧的端面和与该端面相连的侧面的部分区域，针对可以将所述第四绝缘层去除的至少一种蚀刻剂，比所述第四绝缘层更具耐受性。


7.根据权利要求6所述的半导体存储装置，其中，
所述第一膜的一部分比所述第四绝缘层的第一侧的端部更向所述第一侧突出，并位于所述第一层叠部内，
所述第二膜的一部分比所述第四绝缘层的第二侧的端...

【专利技术属性】
技术研发人员：野田耕生，小池豪，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：日本;JP