半导体存储装置制造方法及图纸

本发明专利技术的实施方式提供一种坏块增加得到抑制的半导体存储装置。实施方式的半导体存储装置(1)包括第1导电体层(31)及多个第2导电体层(35)，所述多个第2导电体层(35)位于所述第1导电体层的上方，且沿着第1方向积层。第1半导体层(372)沿着所述第1方向在所述多个第2导电体层内延伸，且与所述第1导电体层相接。电荷储存层(374)配置在所述第1半导体层与所述多个第2导电体层之间。金属层(381)在所述第1导电体层的上方，沿着所述第1方向及与所述第1方向交叉的第2方向延伸，且在与所述第1方向及所述第2方向交叉的第3方向，将所述多个第2导电体层分离。第1绝缘体层(382)配置在所述金属层与所述第1导电体层之间、及所述金属层与所述多个第2导电体层之间。

【技术实现步骤摘要】
半导体存储装置[相关申请案]本申请案享有以日本专利申请案2019-168704号(申请日：2019年9月17日)为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
已知有一种NAND型闪速存储器，由存储单元呈三维状排列而成。
技术实现思路
实施方式提供一种坏块增加得到抑制的半导体存储装置。实施方式的半导体存储装置包括第1导电体层及多个第2导电体层，所述多个第2导电体层位于所述第1导电体层的上方，且沿着第1方向积层。第1半导体层沿着所述第1方向在所述多个第2导电体层内延伸，且与所述第1导电体层相接。电荷储存层配置在所述第1半导体层与所述多个第2导电体层之间。金属层在所述第1导电体层的上方，沿着所述第1方向及与所述第1方向交叉的第2方向延伸，且在与所述第1方向及所述第2方向交叉的第3方向，将所述多个第2导电体层分离。第1绝缘体层配置在所述金属层与所述第1导电体层之间、及所述金属层与所述多个第2导电体层之间。附图说明图1是表示第1实施方式的半导体存储装置的一构成例的框图。图2是表示第1实施方式的半导体存储装置的存储单元阵列的一电路构成例的图。图3是俯视第1实施方式的半导体存储装置的存储单元阵列所见的俯视图。图4是表示第1实施方式的半导体存储装置的一截面结构例的剖视图。图5～14是表示第1实施方式的半导体存储装置的一制造工序例的剖视图。图15是表示第2实施方式的半导体存储装置的一截面结构例的剖视图。具体实施方式以下，参考附图来说明实施方式。在以下说明中，对具有相同功能及构成的构成要素附加共通参考符号。另外，要区分具有共通参考符号的多个构成要素时，对该共通参考符号附加下标进行区分。不需要特别区分多个构成要素时，对多个构成要素仅附加共通参考符号而不附加下标。＜第1实施方式＞以下，说明第1实施方式的半导体存储装置1。[构成例](1)半导体存储装置图1是表示第1实施方式的半导体存储装置1的一构成例的框图。半导体存储装置1例如是能够非易失地存储数据的NAND型闪速存储器，由外部存储器控制器2控制。半导体存储装置1包含存储单元阵列11及周边电路。周边电路包含行解码器12、感测放大器13及定序器14。存储单元阵列11包含块BLK0～BLKn(n为1以上的整数)。块BLK包含与位线及字线建立关联的多个非易失性存储单元，例如成为数据的抹除单位。行解码器12基于半导体存储装置1从存储器控制器2接收的地址信息ADD，选择块BLK。行解码器12向被选择的块BLK的字线输送电压。感测放大器13基于半导体存储装置1从存储器控制器2接收的地址信息ADD，执行存储器控制器2与存储单元阵列11之间的数据DAT的传输动作。即，感测放大器13在写入动作中，保存半导体存储装置1从存储器控制器2接收的写入数据DAT，并基于被保存的写入数据DAT对位线施加电压。此外，感测放大器13在读出动作中，对位线施加电压，将存储单元阵列11内存储的数据作为读出数据DAT读出，并将该读出数据DAT输出至存储器控制器2。定序器14基于半导体存储装置1从存储器控制器2接收的命令CMD，控制半导体存储装置1整体的动作。例如，定序器14控制行解码器12及感测放大器13等，执行写入动作及读出动作等各种动作。半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口规格。例如，半导体存储装置1与存储器控制器2之间的通信中，使用命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、就绪/忙碌信号RBn及输入输出信号I/O。输入输出信号I/O例如是8比特的信号，可包含命令CMD、地址信息ADD及数据DAT等。命令锁存使能信号CLE用来表示半导体存储装置1接收的输入输出信号I/O是命令CMD。地址锁存使能信号ALE用来表示半导体存储装置1接收的输入输出信号I/O是地址信息ADD。写入使能信号WEn用来命令半导体存储装置1将输入输出信号I/O输入。读出使能信号REn用来命令半导体存储装置1将输入输出信号I/O输出。就绪/忙碌信号RBn用来通知存储器控制器2半导体存储装置1是处于可受理来自存储器控制器2的命令的就绪状态还是不可受理命令的忙碌状态。可通过组合以上说明的半导体存储装置1及存储器控制器2，来构成一个半导体存储装置。作为这样的半导体存储装置，例如可列举像SDTM卡那样的存储卡、SSD(SolidStateDrive，固态驱动器)等。(2)存储单元阵列图2表示第1实施方式的半导体存储装置1中的存储单元阵列11的一电路构成例。作为存储单元阵列11的一电路构成例，图示出了存储单元阵列11所含的多个块BLK中的一个块BLK的一电路构成例。例如，存储单元阵列11所含的多个块BLK各自具有图2所示的电路构成。如图2所示，块BLK例如包含四个串单元SU0～SU3。各串单元SU包含多个NAND串NS。各NAND串NS连接于位线BL0～BLm(m为1以上的整数)中的对应位线BL，例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。各存储单元晶体管MT包含控制栅极(以下也称为栅极)及电荷储存层，非易失地存储数据。选择晶体管ST1及ST2各自用于在各种动作时选择包含该选择晶体管ST1及ST2的NAND串NS。各NAND串NS的选择晶体管ST1的漏极连接于所述对应位线BL。选择晶体管ST1的源极与选择晶体管ST2的漏极之间串联连接着存储单元晶体管MT0～MT7。选择晶体管ST2的源极连接于源极线SL。同一串单元SUj所含的多个NAND串NS的选择晶体管ST1的栅极共通连接于选择栅极线SGDj。在此，图2的例子中，j是0至3中的任意整数。同一块BLK所含的多个NAND串NS的选择晶体管ST2的栅极共通连接于选择栅极线SGS。同一块BLK所含的多个NAND串NS的存储单元晶体管MTk的栅极共通连接于字线WLk。在此，图2的例子中，k是0至7中的任意整数。各位线BL共通连接于各串单元SU所含的对应NAND串NS的选择晶体管ST1的漏极。多个串单元SU之间共用源极线SL。一个串单元SU中与某根字线WL共通连接的存储单元晶体管MT的集合例如被称为单元组CU。例如，单元组CU内的各存储单元晶体管MT中保存的同位1比特数据的集合例如被称为“1页数据”。以上说明了存储单元阵列11的电路构成，但存储单元阵列11的电路构成并不限定于所述。例如，各块BLK所含的串单元SU的数量可以设计成任意数。此外，各NAND串NS所含的存储单元晶体管MT、以及选择晶体管ST1及ST2可各自设计成任意数。字线WL、以及选择栅极线SGD及SGS各自的数量是基于NAND串NS中的存储单元晶体管MT、以及选择晶体管ST1及ST2的数量而变更的。(3)半导体存储装置的结本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，包括：/n第1导电体层；/n多个第2导电体层，位于所述第1导电体层的上方，且沿着第1方向积层；/n第1半导体层，沿着所述第1方向在所述多个第2导电体层内延伸，与所述第1导电体层相接；/n电荷储存层，配置在所述第1半导体层与所述多个第2导电体层之间；/n金属层，在所述第1导电体层的上方，沿着所述第1方向及与所述第1方向交叉的第2方向延伸，且在与所述第1方向及所述第2方向交叉的第3方向，将所述多个第2导电体层分离；及/n第1绝缘体层，配置在所述金属层与所述第1导电体层之间、及所述金属层与所述多个第2导电体层之间。/n

【技术特征摘要】
20190917 JP 2019-1687041.一种半导体存储装置，包括：
第1导电体层；
多个第2导电体层，位于所述第1导电体层的上方，且沿着第1方向积层；
第1半导体层，沿着所述第1方向在所述多个第2导电体层内延伸，与所述第1导电体层相接；
电荷储存层，配置在所述第1半导体层与所述多个第2导电体层之间；
金属层，在所述第1导电体层的上方，沿着所述第1方向及与所述第1方向交叉的第2方向延伸，且在与所述第1方向及所述第2方向交叉的第3方向，将所述多个第2导电体层分离；及
第1绝缘体层，配置在所述金属层与所述第1导电体层之间、及所述金属层与所述多个第2导电体层之间。


2.根据权利要求1所述的半导体存储装置，其中所述金属层包含钨。


3.根据权利要求1所述的半导体存储装置，其中所述金属层包含氮化钛。


4.根据权利要求1所述的半导体存储装置，其中所述金属层包含钛及氮化钛。...

【专利技术属性】
技术研发人员：伊藤孝政，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：日本;JP