半导体装置及其制造方法制造方法及图纸

实施方式提供能够提高由焊盘带来的成品率的半导体装置及其制造方法。根据一个实施方式，半导体装置具备基板和设于所述基板上的多个晶体管。所述装置还具备：第一布线层，设于所述晶体管的上方，与所述晶体管的至少一个电连接；设于所述第一布线层上的第一插塞；以及设于所述第一插塞上的第一焊盘。所述装置还具备设于所述第一焊盘上的第二焊盘、设于所述第二焊盘上的第二插塞、以及设于所述第二插塞上的第二布线层。所述装置还具备设于所述第二布线层的上方并与所述第二布线层电连接的存储单元阵列，所述第二焊盘上的所述第二插塞的个数比所述第一焊盘下的所述第一插塞的个数多。

【技术实现步骤摘要】
半导体装置及其制造方法相关申请本申请享受以日本专利申请2019－169145号(申请日：2019年9月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
本专利技术的实施方式涉及半导体装置及其制造方法。
技术介绍
在使多个晶片的金属焊盘贴合而制造半导体装置的情况下，期望抑制金属焊盘所引起的成品率的降低。
技术实现思路
实施方式提供能够使由焊盘带来的成品率提高的半导体装置及其制造方法。根据一个实施方式，半导体装置具备基板和设于所述基板上的多个晶体管。所述装置还具备：第一布线层，设于所述晶体管的上方，与所述晶体管的至少一个电连接；设于所述第一布线层上的第一插塞；以及设于所述第一插塞上的第一焊盘。所述装置还具备设于所述第一焊盘上的第二焊盘、设于所述第二焊盘上的第二插塞、以及设于所述第二插塞上的第二布线层。所述装置还具备设于所述第二布线层的上方并与所述第二布线层电连接的存储单元阵列，所述第二焊盘上的所述第二插塞的个数比所述第一焊盘下的所述第一插塞的个数多。附图说明图1是表示第一实施方式的半导体装置的构造的剖面图。图2是表示第一实施方式的柱状部的构造的剖面图。图3是表示第一实施方式的半导体装置的制造方法的剖面图。图4的(a)、(b)是表示第一实施方式的金属焊盘等构造的立体图。图5的(a)～(d)是表示第一实施方式的金属焊盘等构造的俯视图。图6是表示第一实施方式的金属焊盘与布线的关系的俯视图。<br>图7是表示第一实施方式的半导体装置的构成的电路图。图8的(a)、(b)是表示第一实施方式的半导体装置的构成的俯视图。图9是表示第一实施方式的金属焊盘与字线的关系的一个例子的剖面图。图10是表示第一实施方式的金属焊盘与位线的关系的一个例子的剖面图。附图标记说明1：阵列芯片，2：电路芯片，3：控制器，11：存储单元阵列，12：绝缘膜，13：层间绝缘膜，14：层间绝缘膜，15：基板，16：基板，21：台阶构造部，22：接触插塞，23：字线布线层，24：导通塞(viaplug)，31：晶体管，32：栅极电极，33：接触插塞，34：布线层，35：布线层，36：布线层，36a、36b：布线，37：导通塞，38：金属焊盘，41：金属焊盘，42：导通塞，43：布线层，44：布线层，45：导通塞，46：金属焊盘，47：钝化膜，51：绝缘层，52：块绝缘膜，53：电荷蓄积层，54：隧道绝缘膜，55：沟道半导体层，56：芯绝缘膜，61：平面(存储单元阵列)，62：行解码器，63：SA/DL部，64：XDL部，65：YLOG部，66：串行电路，67：I/O电路，71：低电压产生电路，72：高电压产生电路，73：行控制电路，74：列控制电路，81：字线平台(terrace)，82：平台空间，83：焊盘区域，84：周边电路部，85：SA/YLOG部，86：XFER区域，87：布线区域，88：焊盘区域具体实施方式以下，参照附图对本专利技术的实施方式进行说明。在图1至图10中，对相同的构成标注相同的附图标记而省略重复的说明。(第一实施方式)图1是表示第一实施方式的半导体装置的构造的剖面图。图1的半导体装置是阵列芯片1与电路芯片2贴合而成的三维存储器。阵列芯片1具备：存储单元阵列11，包含三维地配置的多个存储器单元；存储单元阵列11上的绝缘膜12；以及存储单元阵列11下的层间绝缘膜13。绝缘膜12例如是硅氧化膜或者硅氮化膜。层间绝缘膜13例如是硅氧化膜、或者是包含硅氧化膜与其他绝缘膜的层叠膜。电路芯片2设于阵列芯片1下。附图标记S表示阵列芯片1与电路芯片2的贴合面。电路芯片2具备层间绝缘膜14和层间绝缘膜14下的基板15。层间绝缘膜14例如是硅氧化膜、或者包含硅氧化膜与其他绝缘膜的层叠膜。基板15例如是硅基板等半导体基板。图1示出了与基板15的表面平行且相互垂直的X方向以及Y方向、和与基板15的表面垂直的Z方向。在本说明书中，将+Z方向作为上方向处理，将－Z方向作为下方向处理。－Z方向可以与重力方向一致，也可以与重力方向不一致。阵列芯片1具备多个字线WL和源极线SL作为存储单元阵列11内的电极层。图1示出了存储单元阵列11的台阶构造部21。各字线WL经由接触插塞22而与字线布线层23电连接。贯通多个字线WL的各柱状部CL经由导通塞24而与位线BL电连接，并且与源极线SL电连接。源极线SL包含作为半导体层的第一层SL1和作为金属层的第二层SL2。电路芯片2具备多个晶体管31。各晶体管31具备经由栅极绝缘膜设于基板15上的栅极电极32和设于基板15内的未图示的源极扩散层以及漏极扩散层。另外，电路芯片2具备设于这些晶体管31的源极扩散层或者漏极扩散层上的多个接触插塞33、设于这些接触插塞33上并包含多个布线的布线层34、以及设于布线层34上并包含多个布线的布线层35。电路芯片2还具备设于布线层35上并包含多个布线的布线层36、设于布线层36上的多个导通塞37、以及设于这些导通塞37上的多个金属焊盘38。金属焊盘38例如是Cu(铜)层或者Al(铝)层。金属焊盘38是第一焊盘的例子，导通塞37是第一插塞的例子，布线层36是第一布线层的例子。电路芯片2作为控制阵列芯片1的动作的控制电路(逻辑电路)发挥功能。该控制电路由晶体管31等构成，并电连接于金属焊盘38。阵列芯片1具备设于金属焊盘38上的多个金属焊盘41和设于金属焊盘41上的多个导通塞42。另外，阵列芯片1具备设于这些导通塞42上并包含多个布线的布线层43和设于布线层43上并包含多个布线的布线层44。金属焊盘41例如是Cu层或者Al层。金属焊盘41是第二焊盘的例子，导通塞42是第二插塞的例子，布线层43是第二布线层的例子。阵列芯片1还具备设于布线层44上的多个导通塞45、设于这些导通塞45上和/或绝缘膜12上的金属焊盘46、以及设于金属焊盘46上和/或绝缘膜12上的钝化膜47。金属焊盘46例如是Cu层或者Al层，作为图1的半导体装置的外部连接焊盘(键合焊盘)发挥功能。钝化膜47例如是硅氧化膜等绝缘膜，具有使金属焊盘46的上表面露出的开口部P。金属焊盘46能够经由该开口部P而利用接合线、焊料球、金属凸块等连接于安装基板和/或其他装置。另外，之后详细叙述金属焊盘38、41、导通塞37、42、布线层36、43。图2是表示第一实施方式的柱状部CL的构造的剖面图。如图2所示，存储单元阵列11具备在层间绝缘膜13(图1)上交替地层叠的多个字线WL与多个绝缘层51。字线WL例如是W(钨)层。绝缘层51例如是硅氧化膜。柱状部CL依次含有块绝缘膜52、电荷蓄积层53、隧道绝缘膜54、沟道半导体层55、以及芯绝缘膜56。电荷蓄积层53本文档来自技高网...

【技术保护点】
1.一种半导体装置，具备：/n基板；/n多个晶体管，设于所述基板上；/n第一布线层，设于所述晶体管的上方，与所述晶体管的至少一个电连接；/n第一插塞，设于所述第一布线层上；/n第一焊盘，设于所述第一插塞上；/n第二焊盘，设于所述第一焊盘上；/n第二插塞，设于所述第二焊盘上；/n第二布线层，设于所述第二插塞上；/n存储单元阵列，设于所述第二布线层的上方，与所述第二布线层电连接，/n所述第二焊盘上的所述第二插塞的个数比所述第一焊盘下的所述第一插塞的个数多。/n

【技术特征摘要】
20190918 JP 2019-1691451.一种半导体装置，具备：
基板；
多个晶体管，设于所述基板上；
第一布线层，设于所述晶体管的上方，与所述晶体管的至少一个电连接；
第一插塞，设于所述第一布线层上；
第一焊盘，设于所述第一插塞上；
第二焊盘，设于所述第一焊盘上；
第二插塞，设于所述第二焊盘上；
第二布线层，设于所述第二插塞上；
存储单元阵列，设于所述第二布线层的上方，与所述第二布线层电连接，
所述第二焊盘上的所述第二插塞的个数比所述第一焊盘下的所述第一插塞的个数多。


2.根据权利要求1所述的半导体装置，
所述第二焊盘上的所述第二插塞的个数是所述第一焊盘下的所述第一插塞的个数的二次方个。


3.根据权利要求1或2所述的半导体装置，
所述第二插塞配置为正方形或者长方形的格子状。


4.根据权利要求3所述的半导体装置，
所述第一插塞配置于与所述正方形或者所述长方形中的某一个边平行的直线上。


5.根据权利要求1或2所述的半导体装置，
所述第一插塞设于所述第一布线层内的相同的布线上，
所...

【专利技术属性】
技术研发人员：佐贯朋也，田上政由，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：日本;JP